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[VHDL编程verilog6

说明:verilog除頻器可用於編碼段運用可以穩定電路設計
<蔡宗翰> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程vhdl_dds

说明:利用VHDL语言实现的简易DDS,便于调节正弦波的频率及相位-VHDL language using a simple DDS, easy to adjust the frequency and phase sine wave
<dzt> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程coba

说明:sangat bagus untuk baru menvoba vhdl
<qbirax> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程exampleofverilog

说明:这是一些有关verilog的例子,虽然都是小例子,但是很实用!-This example about verilog and is very useful to the people who want to improve the ability of verilog
<王兵> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程secondclock

说明:本设计是基于altera公司的ep2s750FPGA芯片的秒表计数器,其中包含六进制计数器和十进制计数器和万分频器等模块。-This design is based on the company s ep2s750FPGA altera stopwatch counter chip, which contains six binary counter and decimal counter and 10,000 divider modu
<游飞> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程FPGAmotor

说明:FPGA在直流电机调速中的应用,利用fpga进行PID闭环控制-tell us speed control for DC motor by FPGA,use fpga for PID circle control
<赵一> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程frequency-measuring

说明:通过AD采样测量频率,输出到数码管显示,测量低频效果并不好-Measured by AD sampling frequency, the output to a digital display, measuring low-frequency effect is not good
<ljx> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程music

说明:基于quartus II 软件用vhdl语言写的音乐盒实验 源代码、最终生成文件全程奉献-Quartus II software-based language used to write the vhdl source code for music box experiment, the resulting file full dedication
<大毛> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程trafficlight

说明:交通灯控制器,动态数码管显示。 虽然简单,但是是以前自己写的-Traffic light controller, dynamic digital display. Although simple, but it is written before his
<mars> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程V3(2)

说明: 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验,将4位可逆计数器,数码管显示,分别作为两个子模块,实现在数
<weijian> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程Phoenix2

说明:用VHDL设计一个双进程状态机, 状态0时如果输入“10”则转化为另一状态,否则输出‘1001’; 状态1时如果输入“11”则转化为下一状态,否则输出‘0101’; 状态2市如果输入“01”则转化为下一状态,否则输出‘1100’; 状态3时如果输入“00”则转化为状态0,否则输出'0010'; 复位状态为0-conditional machine
<童超> 在 2025-03-17 上传 | 大小:327kb | 下载:0

[VHDL编程bujin

说明:步进电机实验,可实现步进电机的正反转可调-Stepper motor experiment, the stepper motor can achieve positive adjustable
<李博> 在 2025-03-17 上传 | 大小:327kb | 下载:0
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