[VHDL编程] vgaFPGA

说明：
<bluefeifei> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] 60seconds

说明：60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。-60 seconds stopwatch design, may be suspended and the sub-count
<刘三平> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] verilog

说明：是数字信号处理的FPGA实现中所有程序（书中为VHDL)的verilog代码，很好，很有用-Digital signal processing in the FPGA to achieve all the procedures (the book for VHDL) of the verilog code, very good, very useful
<AndyLee> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] VHDLlecturesIITM

说明：VHDL and FPGA design lectures with voice in some slides
<saikiranoruganti> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] shiyanliu

说明：在eda中利用vhdl语言编写程序，实现在液晶显示屏显示文字-In eda using vhdl language program to realize the text on the LCD display shows
<华山> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] sys_cpt

说明：10.0 quartus 的破解文件，把这个文件替换就可以了 -10.0 quartus the crack file to replace the file on it
<钟阳> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] mclock

说明：用VHDL编写的带闹钟报时功能的数字钟 ，现代数字系统设计作业。 采用文本图形混合输入，在maxplus2 10.0运行通过-Written by VHDL figures with alarm chime clock, modern digital system design work. Graphics mixed with text input, run by the maxplus2 10.0
<yan> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] PS2UART_verilog

说明：基于Verilog的PS/2键盘接口实现,接收PS/2键盘数据，并转换成ASCII码，通过RS232发送到PC显示。-Based on Verilog, PS/2 keyboard interface, the receiving PS/2 keyboard data and convert it into ASCII code sent to the PC through the RS232 display.
<liuxingxing> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] ac_link

说明：硬件电子琴 语音通信 fpga 三个模块 speaker tone note music-Fpga hardware keyboard voice communications speaker tone note music of three modules
<your name> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] S3_SEG7DISP

说明：cyclone II EP2C8 对七段数码管的基本操作-cyclone II EP2C8 of the seven sections of the basic operation of digital
<studystep0> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] LCD

说明：VHDL-FPGA-Verilog LCD charachteri 2*16 sample program
<farshad> 在 2025-03-17 上传 | 大小：326kb | 下载：0

[VHDL编程] FIFO-verilog

说明：本实验完成的是8位异步FIFO的设计，其中写时钟100MHz,读时钟为5MHz，其中RAM的深度为256。当写时钟脉冲上升沿到来时，判断写信号是有效，则写一个八位数据到RAM中；当读时钟脉冲上升沿到来时，判断读信号是有效，则从RAM中把一个八位数据读出来。当RAM中数据写满时产生一个满标志，不能再往RAM再写数据；当RAM中数据读空时产生一个空标志，不能再从RAM读出数据。-In this study, completed the 8-
<肖波> 在 2025-03-17 上传 | 大小：326kb | 下载：0