[VHDL编程] Segment2

说明：ep2c5 实现 段寄存器 verilog语言，quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation
<lizhuodong> 在 2025-03-13 上传 | 大小：367kb | 下载：0

[VHDL编程] modelsim

说明：用verilog编写的基于流水线结构的16阶滤波器的实现 -filter
<陈丽华> 在 2025-03-13 上传 | 大小：367kb | 下载：0

[VHDL编程] Quartus

说明：用vhdl编写的信号发生器源程序，可以产生正弦波，也可以根据需要产生其他波形-Prepared using vhdl source signal generator can produce sine wave, you can also produce other waveforms as needed
<LFwen> 在 2025-03-13 上传 | 大小：367kb | 下载：0

[VHDL编程] Sum

说明：4位二进制数加法器，利用拨码开关作为输入，7段数码管作为输出。-4 binary adder, using DIP switches as input, 7-segment LED as output
<孙祥龙> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] communication-controller

说明：该异步通信控制器主要采用状态机设计完成。包括异步发送端和异步接收端。可异步进行信号的收发-The asynchronous communication controller mainly USES the state machine design completed. Including asynchronous the sender and receiver asynchronous. Can signal to send and r
<张博> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] 12

说明：基于VHDL的四位出发起的设计，经过仿真和验证，并在FPGA上实现-VHDL AND DIVDER DESIGN
<wangding> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] ccd

说明：Verilog编写的夏普ccd涉嫌头工程。可在tft上显示采集的视频-failed to translate
<qiangzhang> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] zhong

说明：基于CPLD的多功能数字钟编程，具有闹钟，整点报时，倒计时，日历等功能-CPLD-based multi-functional digital clock programming, alarm, hourly chime, countdown, calendar and other functions
<hedi> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] adc

说明：实现模数转换功能,采样频率为时钟频率的36分之1，可以双路同时采样，并且串行输出，输出数据14位有符号数。-The analog-to-digital conversion, the sampling frequency is 1/36 of the clock frequency, can be dual simultaneous sampling, as well as serial output, the output data
<zwl6600233> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] MIPS_shift_8bits

说明：ARM架构下的8位桶形移位器的verilog源码-8 barrel shifter ARM architecture of verilog source
<daniel> 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] Verilog HDL Practice

说明：FPGA Verilog HDL程序设计练习进阶，实用的FPGA学习资料。(Practicing of FPGA Verilog HDLprogramming)
<ts_ear > 在 2025-03-13 上传 | 大小：368kb | 下载：0

[VHDL编程] initial_lib

说明：Vivado的初始库文件，内含74LS系列IP模块和XUP系列模块(The initial library file of Vivado contains 74LS series IP module and XUP series module.)
<李航16> 在 2025-03-13 上传 | 大小：368kb | 下载：0