[VHDL编程] H16550_2[1].0V

说明：专门做处理器和周边接口的著名ipcore厂商CAST出品的UART H16550 ，包含完整的使用说明手册、testbench、可综合，如果被网站认可，将继续上传其余的几个更好的core。-specialized processor and peripheral interfaces famous ipcore CAST product manufacturers UART H16 550, including full use man
<宋云成> 在 2025-03-12 上传 | 大小：377kb | 下载：0

[VHDL编程] Viterbidecoder

说明：维特比解码器低功耗设计verilog编码完整的程序可直接用-Viterbi decoder low power design Verilog coding complete procedures can be used directly
<杨艺> 在 2025-03-12 上传 | 大小：377kb | 下载：0

[VHDL编程] part5_update

说明：2个4位二进制数相加的加法器件，其结果显示在七段译码器中-two four binary adder Addition of a few devices, and the results showed that in paragraph 107 of the decoder which
<张宇辉> 在 2025-03-12 上传 | 大小：377kb | 下载：0

[VHDL编程] hamming

说明：实现分频，m序列的产生和汉明码的编译功能，程序较为完整，适合学习。-Divide m sequence generation and Hamming code compilation, the program is more complete, suitable for learning.
<anna> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] top_module

说明：fpga 使用verilog hdl 语言，quartusii 9.0编程环境，设计的4个led灯分别实现不同功能，然后由一个顶层文件调用，完成总的设计。-fpga using verilog hdl language, quartusii 9.0 programming environment designed four different functions, respectively, led lights, followed b
<andrew> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] dds_simu_v100

说明：占空比，幅值，步进可调的DDS模块，已经在板子上成功实现-Duty cycle, amplitude, step adjustable DDS module, the board has successfully achieved
<zhai qing wei> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] sub

说明：分别输入两个复数的实部和虚部，计算两个复数的差，输出结果的实部和虚部-Two are input the real part and imaginary part, calculating the difference of two complex numbers, the output of the real part and imaginary part
<袁文瑞> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] filter2

说明：本实验完成加权均值滤波，其原理如下： 设采集到的数据按节拍输入，依次表示为d0，d1，d2，d3，d4,…，则输出依次为 do= d0*1/4+d1*1/2+d2*1/4 do= d1*1/4+d2*1/2+d3*1/4 … 假设采集到的数据为8位unsigned，输出do只保留整数。-This experiment is completed weighted mean filter, which works as
<123> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] fir_s

说明：FIR滤波器源代码 以及例化图和波形仿真图-FIR filter source code and instantiated figure and waveform simulation diagram
<孙旭丽> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] sata_phy_latest.tar

说明：用verilog写成的sata2的phy物理层，可应用与sata2的控制层下层接口！-Phy written by verilog sata2 the physical layer, the lower layer can be applied to the interface control layer and sata2!
<hezigang> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] VHDL-slide-part6

说明：a good FPGA and VHDL tutorial course slides ,part6
<ss> 在 2025-03-12 上传 | 大小：378kb | 下载：0

[VHDL编程] modelsim初学者教程

说明：modelsim的使用教程，一步一步来，很是详细，特别适合初学者。(modelsim use tutorials, step by step, It is very detailed, especially for beginners.)
<唐tang > 在 2025-03-12 上传 | 大小：378kb | 下载：0