[VHDL编程] Introduction-to-SystemVerilog-Asynchronous_Modeli

说明：Introduction to SystemVerilog Asynchronous_Modeling
<Christoffer> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] LED

说明：利用VHDL语言编写的实用的多模式显示的流水灯，它工作的频率手工可选，显示模式手工可选也可以自动切换。-Using VHDL language and practical multi-mode display of water lights, it works hand-selectable frequencies, selectable display mode can be automatically switched manual
<> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] debounce_2_Verilog

说明：用VerilogHDL编写的按键消抖程序 分频产生100Hz的按键采样时钟,采样时钟周期为10ms, 按键按下后,产生时间为10ms的低电平信号,即LED亮10m-*Project Name :debounce *Module Name :debounce *Target Device :Any Altera FPGA/CPLD Device *Clkin : 50MHz *Desisgner :
<ZB> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] chuankou

说明：用Verilog HDl语言实现CPLD与电脑的串口通讯-Use Verilog HDL to make it communicate
<fuxingyin> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] vgachar

说明：VGA显示程序VHDL版本，适用于ALTERA的CPLD-VGA display program applies ALTERA CPLD
<刘茜> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] Example-8-1

说明：我的观点是Verilog和VHDL对于高手而言各有利弊，Verilog感觉更适合于RTL（寄存器传输级）的描述，而VHDL更适于System级的建模。 但是初学者强烈建议学习Verilog，更容易入手些，但是学习过程中一定要注意下面一点，毕竟国内外大公司现在大都采用Verilog是有其原因的。 l FPGA/CPLD、ASIC的逻辑设计所采用的硬件描述（HDL）语言是同软件语言（如C，C++等）是有本质区别的！虽然Veri
<王锋> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] interleaver

说明：基于quartus软件的交织编码的仿真，应用于基带发射机的交织-simulation of interleaved coded based on quartus software.application of interleaving to baseband transmitter
<宏伟> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] FPGASPI

说明：FPGA SPI 主要模块全部涵盖 时序解释 与DSP通信-FPGA SPI Timing interpretation covering all main modules communicate with the DSP
<yangtaoli> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] TLV-5626

说明：DA转换芯片TLV5626的驱动程序，调试通过-DA zhuanhuanxinpian TLV5626 dequdongchengxu ,tiaoshitongguo
<胡兴亮> 在 2025-03-06 上传 | 大小：420kb | 下载：1

[VHDL编程] ADDER_8BIT_FOR_BCD

说明：基于FPGA的由两个四位全加器合成的八位全加器 -Based on the synthesis of two four eight full adder full adder FPGA
<liu> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] Seq_det_gray

说明：Seq_detector in gray encoding. FSM modelling
<vki> 在 2025-03-06 上传 | 大小：420kb | 下载：0

[VHDL编程] FPGA_USB2.0设计

说明：把FX2配置成从FIFO的模式， 配置为单片机工作时钟24M，端点2输出，字节1024，端点6输入，字节1024，信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟，也就是让FX2给我们的设计当做时钟源，输出一个最大的配置时钟48M的时钟。(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 outpu
<硅渣渣> 在 2025-03-06 上传 | 大小：420kb | 下载：0