[VHDL编程] DJDPLJ_T

说明：本VHDL源代码由顶层模块、测频模块、驱动模块、计算模块、LCD显示模块、复位模块组成，能精确检测从1--100M频率，误差极小且恒定。-the VHDL source code from the top module, measuring frequency module, driver modules, modules, LCD display module, reduction modules, can be used to ac
<刘刚> 在 2025-03-01 上传 | 大小：470kb | 下载：0

[VHDL编程] rom

说明：EDA应用中ROM具体定义实例，供大家学习和写程序参考之用-EDA applications, examples of the specific definition of ROM, for everyone to learn and write programs for reference
<朱翔捷> 在 2025-03-01 上传 | 大小：470kb | 下载：0

[VHDL编程] docppt_student_9

说明：matlab使用手册，很有帮助作用的，对于查找函数。-matlab manual, helpful role, for the search function.
<zhoujun> 在 2025-03-01 上传 | 大小：470kb | 下载：0

[VHDL编程] verilogChapter-6

说明：续chapter05,给出了从入门到工程应用的一些实例，可以帮助初学者通过学习实例了解和掌握硬件描述语言的基本知识。-Continued chapter05, from entry to the project are given some examples of applications that can help beginners learn instance by hardware descr iption language t
<Alice Yang> 在 2025-03-01 上传 | 大小：470kb | 下载：0

[VHDL编程] shuzizhong

说明：数字钟，有万年历、计时表、闹钟功能。具体内容看程序吧！前年写的不记得了，大家将就，总之程序肯定是可以的-Digital clock, a calendar, stopwatch, alarm clock function. Details see the program now! Written two years ago do not remember, we will, in short, the program is certai
<chenpeibei> 在 2025-03-01 上传 | 大小：470kb | 下载：0

[VHDL编程] RAM_FIFO

说明：双向fifo,但只能实现只读或者只写，同步读写在时序上很难做出好的设计和判断-bidirectional fifo
<zdg> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] ISE_lab16

说明：简易数字频率计，可以运行。可用ise10.0以上版本打开-Simple digital frequency meter, you can run. Available ise10.0 version open
<郭稳> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] example

说明：一个电子秒表，最大显示59.99,具有暂停和reset功能-An electronic stopwatch, the maximum display 59.99, with a pause and reset functions
<王翰宇> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] key_ctr_smg

说明：使用altera公司的处理器，使用verilog语言编程，程序功能是按键控制数码管-Use altera' s processors, using verilog language programming, the program features a digital key control
<刘万斌> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] Arithmetic_blok

说明：Fast arithmetic bloc.
<wuborg> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] lab9_2

说明：用verilog实现更高级的交通灯：增加*模式。实质上是对米粒状态机的掌握-An implementation in verilog on Mealy FSM
<Wangchy> 在 2025-03-01 上传 | 大小：471kb | 下载：0

[VHDL编程] pll_self_rst

说明：用于检测ALTERA FPGA PLL应用中出现的假锁定问题(Used to detect false lock problems in ALTERA FPGA PLL applications)
<njithjw > 在 2025-03-01 上传 | 大小：471kb | 下载：0