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[VHDL编程modelsim_chinesebook

说明:
<abcoabco> 在 2025-03-01 上传 | 大小:494kb | 下载:0

[VHDL编程Proyekton

说明:Alarm clock vhdl gdf for MAX2+plus
<Tolik> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程my_uart1_VERILOG_using-PLL

说明:Verilog uart example, RS232的Verilog例子。PC 发送一个字节(byte)到板子(FPGA),板子回发一个(byte+1).例子简洁,有注释。用到PLL,而且有3:2次数据采用-Verilog uart example,Verilog RS232 example,it s easy to understand, PC send 1 Byte RS232 code to FPGA, FPGA return
<林端> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程AES

说明:
<saravanan> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程uart

说明:verilog VHDL实现的DE2 uart-Verilog VHDL the uart of the DE2
<jakeli> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程55593402DDS_vhdl

说明:DDS分频实现,全部代码的完整过程,包括截图等-DDS divider to achieve the complete process of all the code
<李天佑> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程27_red_light_display

说明:基于altera的fpga的红外遥控解码,数码管显示数据的模块。-Altera fpga-based company s infrared remote control decoding, digital display module data.
<赵振超> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程xx_float_add

说明:32bit浮点数加法。只实现了两个正数的相加,通过modelsim仿真。开发环境为 Xilinx ISE。-32bit floating point adder. Only realized the sum of two positive numbers through modelsim simulation. Development environment for Xilinx ISE.
<王羽> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程65.division-algorithm

说明:verilog program for division algotrithm
<sreekanth> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程ieep1.3

说明:10-b 50-MHz digital-to-analog (D/A) converter is presented which is based on a dual-ladder resistor string. This approach allows the linearity requirements to be met without the need for selection or trimming. The
<john> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程DDS

说明:verilog编写,使用fpga中dds手法,可以输出任意波形的发生信号。-verilog write, use the dds fpga way, you can output an arbitrary waveform signal occurs.
<李俊> 在 2025-03-01 上传 | 大小:495kb | 下载:0

[VHDL编程VGA_rom_27704167

说明:vhdl (ps2接口) 实现rom 读取 -vhdl (ps2) for rom
<lbj> 在 2025-03-01 上传 | 大小:495kb | 下载:0
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