[VHDL编程] FPGAdigitaltimer

说明：本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows
<wangpeng> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] MP8086

说明：X8086的VHDL源码，可以在FPGA上实现-VHDL source code of the X8086, you can achieve in the FPGA
<chen> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] lv7

说明：该处理器的指令系统包括10条指令，分别是 （1）非访存指令 加法指令 ADD Ri,Rj(Ri+Rj->Ri) 减法指令 SUB Ri,Rj(Ri-Rj->Ri) 与指令 AND Ri,Rj(Ri and Rj->Ri) 或指令 OR Ri,Rj(Ri or Rj->Ri) 寄存器传送指 MOV Ri,Rj(Rj->Ri) 立即数传送指令 MVI Ri,X(X->Ri)
<Beaug> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] S6_LCD_VHDL

说明：FPGA实验工程源代码,梁祝音乐，跑马灯-FPGA source code of some experiment
<kaka> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] test

说明：基于cordic算法的VERILOG HDL的设计，仿真和验证都正确，是一个开根号的算法。-cordic， verilog
<wangding> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] uart_receive_send_verilog

说明：自己写的串口quartus8.0工程，串口收发virilog程序，在EP1C3T144C8芯片验证运行成功，时钟频率50Mhz，波特率115200.-Own write serial quartus8.0-engineering serial transceiver virilog program runs successfully verified, in EP1C3T144C8 chip clock frequency of 50M
<lifan> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] 2FSK_tiaozhi

说明：自己写的一个队2FSK模拟调制的程序（一正弦载波形式输出，抽样量化了），绝对跑得出-To write a team 2FSK analog modulation procedures (a sinusoidal carrier in the form of output, sampling quantified), definitely run out
<张健> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] vhdl

说明：Z80 processor, includes RTL & Gate netlist
<user> 在 2025-03-01 上传 | 大小：492kb | 下载：0

[VHDL编程] ex1_clkdiv

说明：这个实验可以说是verilog入门最基础的实验了，我们不做太多的理论分析，实践是硬道理。 当CPLD的I/O（ FM）为低电平时，三极管导通， 蜂鸣器发声。-This experiment can be said to be the most basic experiments verilog entry, and we do not do a lot of theoretical analysis, practice is the l
<贺亚晨> 在 2025-03-01 上传 | 大小：492kb | 下载：0

[VHDL编程] saopin

说明：扫频输出信号源，扫频范围可修改，verilog语言。-Sweep frequency output signal source, sweep frequency range can be modified, Verilog language.
<shanix> 在 2025-03-01 上传 | 大小：492kb | 下载：0

[VHDL编程] RS232

说明：用verilog编写的RS232串口通信源码，大家可以参考一下哈哈哈。希望大神指正-Verilog prepared using RS232 serial communication source code, we can refer to Ha ha ha. Great God hope corrected
<陈建祥> 在 2025-03-01 上传 | 大小：491kb | 下载：0

[VHDL编程] Songer

说明：梁祝音乐演奏，用fpga器件驱动小扬声器构成一个乐曲演奏电路(Butterfly Lovers music performance)
<执书仗剑 > 在 2025-03-01 上传 | 大小：491kb | 下载：0