[VHDL编程] liushuideng-saomiao

说明：利用动态扫描和定时器1在数码管上显示 出从765432开始以1/10秒的速度往下递减 直至765398并保持显示此数，与此同时利 用定时器0以500MS速度进行流水灯从上至 下移动，当数码管上数减到停止时，实验 板上流水灯也停止然后全部开始闪烁，3秒 后（用T0定时）流水灯全部关闭、数码管上 显示出"HELLO"。到此保持住。 设晶振频率为12MHz。-The use of dynamic scannin
<欧阳杨> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] onepulse

说明：VHDL code for generate one pulse signal.
<> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] VHDL

说明：3-8译码器 与程序 164译码器 时钟编程的VHDL程序-3 to 8 decoder and program 164 decoder clock of VHDL program. Programming
<geegee> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] divise-frequent

说明：分频器FPGA代码设计，可将高频分为任意频率的低频-Divider FPGA code design can be divided into any high-frequency low-frequency
<邓欢> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] m_ca7

说明：verilog编写的基于CA算法的m序列发生器，其中验证了多种CA系数来实现m序列。-CA-based algorithm written in verilog m-sequence generator, which verify the CA factor to achieve a variety of m-sequence.
<夏洛> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] xilinxdownloadline

说明： 赛灵思下载电缆线的原理图，对入门的童鞋有一定帮助-the xilinx downlaod line sch
<向华> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] topone

说明：基于火龙刀开发板的FPGA和PC的UART串口通信的VHDL实现，支持LCD实现分页显示和LED 数码管显示。-FPGA and PC UART communication module implemented by VHDL, running on Dragon platform, with support of LCD and LED display.
<bingo> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] Traffic-Light-Controller

说明：verilog语言实现交通指示灯的设计，红绿黄灯亮的时间间隔不同，由时钟控制。-Verilog language realization the design of the traffic lights
<zhangxina> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] ldpc-for-fpga-decoding

说明：ldpc译码算法的matlab实现，码长960，码率1/2,完全模拟fpga硬件实现语言，量化处理。-ldpc decoding using matalb,code length 960,code rate 1/2
<shao> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] Simulation-Pspice-Functions

说明：Simulation Pspice Functions
<Vic> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] XILINX-JTAG-PROGRAMER

说明：Field programmable gate arrays (FPGAs) are emerging in many areas of high performance computing, either as tailor made signal processor, embedded algorithm implementation, systolic array, software accelerator or applicat
<javad> 在 2025-03-01 上传 | 大小：19kb | 下载：0

[VHDL编程] sample-vhdl

说明：all in one. vhdl for basic gates such as and, or, nor, nand, nand and so on
<zra syaf> 在 2025-03-01 上传 | 大小：19kb | 下载：0