[VHDL编程] dual_ram

说明：在ISE中测试双端口RAM的源码，结合DDS可以通过Isim仿真直接测试RAM IP核的使用是否正常。-Dual-port RAM test source code in ISE, the binding DDS RAM IP core can be directly tested whether the use of the normal simulation.
<唐宏伟> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] p3structural

说明：To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
<Jogi> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] float_add_module

说明：verilog编写的32位浮点数加法器。Start_Sig 和Done_Sig 是控制信号，作为启动和反馈完成，A 和B 是32 位宽的操作数输入信号，Result 则是32 位宽的输出结果。-32bits float add module use Verilog HDL.
<刘磊> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] AX301

说明：黑金FPGA助学版-tcl,包含开发板所有管脚。不需要再对板子管脚定义。AX301-Black Gold FPGA Student Edition-tcl, development board contains all the pins. No need for a board pin definitions. AX301
<songjunkai> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] serial_r

说明：串口通信的接收代码，适合工程应用，也适合入门学习，个人调试无问题-Receive Code serial communication, for engineering applications, but also for learning portal, individual debug no problem
<吕攀攀> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] HDMI_test

说明：基于Xilinx的FPGA的spartan3的HDMI测试功能刷屏显示。-Based on Xilinx s FPGA spartan 3e of the HDMI display refresh function tests.
<Luo Longheng> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] yiweijicunqi

说明：设计了一个简单的移位寄存器，每接收到一位数据后寄存器自动向左移动一位。-To achieve a simple shift register, each received a data register automatically moved to the left one.
<曾涛> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] pxp_tlmecrcgen

说明：利用CAST公司的IP写出tlmecrcgen的代码-use the case company IP code to write the code of tlmecregen
<王涛> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] Serial_LED_Interface

说明：This module implements the logic for controlling port LED based on link status received switch-This module implements the logic for controlling port LED based on link status received switch
<Shirish Mukim> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] SPI_Interface

说明：This module implements Serial Pheripheral Interface(SPI) Slave logic. It Communicates with MCU(Master).SPI Mode CPOL = 0 CPHA = 0 Serial Clock frequency MCU is 1 MHz. For SPI Mode CPOL = 0 CPHA = 0 -This module impl
<Shirish Mukim> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] 64Bit-Look-Ahead-Adder-Verilog-Code-with-Testbenc

说明：64Bit Look Ahead Adder Verilog Code with Testbench
<Anand> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] FP_ADDER_SUBTRACTOR

说明：This is FP_ADDER_SUBTRACTOR.
<behnam> 在 2025-02-02 上传 | 大小：2kb | 下载：0