[VHDL编程] mac21

说明：this file is a multiply and accumulate logic built in VHDL platform.-this file is a multiply and accumulate logic built in VHDL platform.
<varun konda> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] man2uart_latest.tar

说明：fpga uart串口ip核，源代码例程。-fpga uart ip core
<Aden> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] con_addr_32

说明：因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so
<Peter> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] Cordic_matlab

说明：实现自然对数运算的cordic算法的matlab浮点仿真，以及针对FPGA硬件平台的定点仿真测试-Achieve natural logarithm of cordic algorithm matlab floating point emulation, and FPGA hardware platform for fixed-point simulation testing
<dutiao> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] AD9288

说明：AD9288的器件图，参照资料自制。有需要的下载。-AD9288 device diagram, reference information homemade. There is a need to download.
<赖世明> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] serial-port-communication

说明：实现串口通信的verilog代码，简述基本串口通信功能的实现-serial port communication verilog code
<徐以为> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] muti-function-clock

说明：用来实现多功能数字钟，可调节闹钟铃声和数码管显示-muti-function digital clock verilog code
<徐以为> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] sqrtaTB

说明：Write a HDL Code to find the square-root of the given value.
<Aftab Rai> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd

说明：这是学习FPGA的学习代码，语言是VHDL，主要控制LCD12864的显示。-This is learning FPGA learning code, the language is VHDL, the main control display LCD12864.
<李明旭> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] SPI_IF

说明：本人编写的简易SPI协议，将8位数据和8位地址共16bit信息转换为1bit串行数据输出-SPI protocol
<lkg> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] -led_seg7

说明：数码管显示代码。希望数码管显示什么数字，只需要给数码管段选口送去相应译码信号。-Digital display code. What hope digital display digital, just give digital tube segment selector sent to the corresponding port decoded signal.
<cuixiao> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] mux16

说明：利用FPGA时序逻辑设计16位乘法器。利用时序逻辑设计可以使整体设计具备流水线结构-Sequential logic design using FPGA multiplier 16. Sequential logic design allows the use of the overall design with pipeline structure
<cuixiao> 在 2025-02-02 上传 | 大小：2kb | 下载：0