[VHDL编程] bhsvhdl

说明：I uploaded vhdl progrgrams on AND gate, JK flip flop,OR gate, Xor gate
<Bhaswati Mandal> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] jipin

说明：fpga检测输入信号的频率数码管显示可以检测到0HZ-20MHZ的输入频率。包括顶层代码，数码管显示代码，时钟分频代码。-fpga detects the input signal frequency digital display can detect 0HZ-20MHZ input frequency. Including top-level code, digital display code, clock divider cod
<王子> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] xilinx_pci_exp_downstream_port

说明：//-- Copyright(C) 2005 by Xilinx, Inc. All rights reserved. //-- This text contains proprietary, confidential //-- information of Xilinx, Inc., is distributed //-- under license from Xilinx, Inc., and may be used,
<wang> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] emifa_ram

说明：FPGA与DSP的EMIF通信，EMIF的RAM这方面相应的程序-FPGA and DSP EMIF communication
<jijie> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] main

说明：采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的verilog HDL硬件描述语言控制进行控制，然后烧写实现.按键7~1分别用于七个音符的发音（DO，RE，MI，FA，SO，LA，SI），同时LED灯点亮。按键8和9用于控制乐曲的播放，可以选择三个曲子的播放。-Using field-programmable logic device (FPGA) production, the use of EDA software ver
<> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] divider13

说明：这是一个13分频器，可以进输进来的信号进行13分频后输出-This is a 13 frequency divider which can transfer the input clock signal into a 1/13 clock signal.
<陈楠> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] divider8

说明：这是一个8分频器，可以将输进来的信号进行8分频后输出-This is a 8 frequency divider which can transfer the input clock signal into 1/8 clock
<陈楠> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] dividor-design

说明：本程序实现了快速除法运算，程序设计简单实用，方便移植-this is a Division
<qqw> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] CRC

说明：利用VHDL语言,用FPGA设计一个数据通信中常用的数据检错模块—循环冗余校验CRC模块,选用当前应用最广泛的EDA软件QUARTUS II作为开发平台-Using VHDL, FPGA design of a common data in data communication error detection module- Cyclic Redundancy Check (CRC) module, currently the most
<liangqing> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] trafic

说明：traffic.v&test stimulas ,traffic control system
<张雷> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] arm

说明：此程序是ARM+FPGA的总线通信程序，我只提供FPGA这一边的，其实我现在把这个程序移植到dsp+cpld上面去了，那个程序其实都出不多-This program is ARM+ FPGA bus communication procedures, I only FPGA side, in fact, I now put this program ported to dsp+ cpld go above, and that the p
<meng219902> 在 2025-02-02 上传 | 大小：2kb | 下载：1

[VHDL编程] 3phase_duty_pwm

说明：to generate the pwm with various duty cycle and phases
<mahesh> 在 2025-02-02 上传 | 大小：2kb | 下载：0