[VHDL编程] WATCHDOG

说明：WATHCHDOG 代码，功能足够强大，公司级应用也可，适合有一定基础的学习。-WATHCHDOG code, powerful enough to company-level applications, suitable for a certain basis for learning.
<majp> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] LCD

说明：its a sample code of using keyboard and lcd on fpga evulation board.
<tunca> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] ddr_data_path

说明：sdram数据路径模块编程，经综合后壳生成rtl级电路图-SDRAM data path module shell programming, after comprehensive RTL-level circuit diagram is generated
<xiaojie> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] fuzzification

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] fuzzy_rulebase

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] parity

说明：Eight bit Parity generator in verilog with Mux Generador de paridad de ocho bits con multiplexor
<megasdra> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] A-4-bit-variable-modulus-counter

说明：用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。主频为50MHz，要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design.
<赵玉著> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] ewgweg

说明：5959计时器及用数码管显示出来其中包括顶层程序和子程序-5959 timer and digital display including the top-level routines and subroutines
<赵玉著> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] ad_max11046

说明：基于nios2系统的mx11046的初始化，采样，写命令，读数据，以及一些优化设置。-Based on mx11046 nios2 system initialization, sampling, write commands, read data, and some optimization Settings
<yanbo> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] seg7

说明：通过Verilog语言，显示七段数码管，在cycloneI上能正确显示-Verilog language, showing seven-segment LED display correctly, cycloneI
<郭建成> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] dtrigger

说明：在Quartus软件中用Verilog HDL编写的D触发器的源代码-In the the Quartus software using the Verilog HDL prepared D flip-flop the source code
<徐鑫> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] vclkdiv

说明：在QuartusII软件中用Verilog HDL编写的关于分频器的源代码-With in QuartusII software written in Verilog HDL source code of the divider
<徐鑫> 在 2025-02-01 上传 | 大小：2kb | 下载：0