[VHDL编程] FPGA_Divider

说明：FPGA实现除法器的功能，并行逻辑计算，输出结果为商和余数。适用于FPGA内部无IP核等的低端FPGA器件上。-Function of Divider based on FPGA logic,output result includes the quotient and remainder. This function is applied to the low-end FPGA devices
<王文华> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] Xilinx_DLL

说明：Xilinx_FPGA的时钟产生模块，对应Xilinx公司Virtex、Virtex-E等比较低端的器件。能够产生2倍频和级联4倍频-generate 2X clock and 4X clock in low-end Xilinx FPGA devices
<王文华> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] clock3

说明：VHDL语言编写的带整点报时的8段数码管数字时钟-Digital clock VHDL language with hourly chime
<lijiaxi> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_receive5bytes

说明：C语言实现CPLD串口接受五个字节，有校验，检验无效不做处理，接续检测接受，注释详细。-C language CPLD five byte serial accept check, test invalid without processing, splice detection to accept detailed notes.
<杨蕾> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] hdsdi_crc2

说明：xilinx virtex5 HDSDI_crc码-HDSDI_crc code
<wujunlin> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] Unsigned-MultiplicationBooth

说明：基于booth算法的移位操作，对带符号数进行乘法运算。-Shifting operation based on the booth algorithm, and the number of unsigned multiplication.
<lixiao> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] ENDAT

说明：一个用于接收ENDATA2.1协议的接口程序，经过测试该程序运行正确-One for receiving ENDAT 2.1 protocol interface program, tested the program runs correctly
<bingo> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] rs232

说明：verilog HDL FPGA串口接受与传输,用于其他电子设备与FPGA之间通过串口进行数据传输-the verilog HDL FPGA serial port receive and transmission, data transmission through the serial port for other electronic equipment and FPGA
<王浩骏> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] play_bench

说明：用于对ACE JTAG Player设计的IP核文件进行测试和检验-Testing and inspection for the ACE JTAG Player IP core design files
<于德洋> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] 680605rece_7E

说明：hdlc协议的相关程序，用verilog语言编写，供大家交流学习-hdlc protocol procedures using Verilog language for the exchange of learning
<zql> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] UART_Transmitter_Arch

说明：自己编写的带有FIFO的UART串口发送模块，代码通过状态机实现，开发语言是Verilog-I have written to the FIFO UART serial transmit module code through the state machine implementation, development languages ​ ​ Verilog
<wangzhongwei> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] TEST

说明：Xilinx ///Microblaze中添加手动LCDIP的测试程序-Xilinx///Microblaze to add manually LCDIP test program
<annlair> 在 2025-02-01 上传 | 大小：2kb | 下载：0