资源列表
[VHDL编程] verilog_cordic
说明:采用verilog编写的经典的cordic算法,旋转模式,亲测可用,经过了9次旋转-Classic verilog prepared by the cordic algorithm, rotation mode, pro-test available, after nine rotation<刘建涛> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] CIC_verilog
说明:采用verilog实现的三级CIC抽取器,输入8位数据,输出26位数据,使用有限状态机用于实现下采样,包括积分器实现模块和梳状器实现模块-Using verilog to achieve three CIC decimation filter, the input 8-bit data output 26-bit data, the use of finite state machines for sampling, including<刘建涛> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] 2ASKtiaoshi
说明:2ASK verilog 解调程序,二进制移幅键控解调程序 -2ASK verilog progarm<谭伟鹏> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] 31-x-8-ROM-master
说明:Verilog module for a ROM. The rom needs to be able to hold 32 unsigned Integers each 8 Bits. Thus it must have32 address lines.<小海豚> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] sw_debounce
说明:当三个独立按键的某一个被按下后,相应的LED被点亮;再次按下后,LED熄灭,按键控制LED亮灭 -When one of the three independent keys is pressed, the corresponding LED is lit once again, after the LED is out, the button control LED light off<左乐> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] lms_adaptive_filter.vhd
说明:lms adaptive filter using desired and input stream to get the output with 4 tabs filter.<Mostafa Helal> 在 2025-01-22 上传 | 大小:1kb | 下载:0
[VHDL编程] CrossClockDomain
说明:跨时钟域设计不错的设计,进过modelsim仿真通过。-Cross-clock domain design is good design been to modelsim simulation through.<松鼠> 在 2025-01-22 上传 | 大小:1kb | 下载:0