[VHDL编程] verilog

说明：一个桶形移位寄存器的.v文件，含testbench-Shift Registers a bucket. V file containing Testbench
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[VHDL编程] verilog

说明：一个简单状态机的.v文件，含testbench-A simple state machine. V file containing Testbench
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[VHDL编程] flowadd

说明：两个浮点数相加的加法器，使用verilog编写-Addition of two floating-point adder, the use of Verilog to prepare
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[VHDL编程] detect

说明： 一个序列检测器的设计。程序不是问题，关键是理解状态机的编程思想。-A sequence detector design. Procedure is not a problem, the key is to understand the thinking of state machine programming.
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[VHDL编程] chuan_to_bing

说明：16位A/D转换程序，使用MAX+PLUS2做的，用状态机做的，但不够完善，望大家见谅
<邓孟楠> 在 上传 | 大小：1kb | 下载：0

[VHDL编程] LFSR

说明：lfsr implement in fpga
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[VHDL编程] MFSK

说明：基于VHDL硬件描述语言，完成对基带信号的MFSK调制,源码-Based on the VHDL hardware descr iption language, completion of the base-band signal MFSK modulation, source
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[VHDL编程] AM_Modulation

说明：Am modulation implement fpga
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[VHDL编程] cpld-0809

说明：这是利用VHDL语言编写的关于ADC0809的程序，编的很不错-This is the use of VHDL language on the ADC0809 procedure, made a very good
<王盗大> 在 上传 | 大小：1kb | 下载：0

[VHDL编程] cpld-0832

说明：VHDL语言编写的DAC0832代码，简短而又易懂，可供参考
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[VHDL编程] cpld-clock

说明：VHDL语言编写的时钟显示代码，简短而又易懂，个人觉得很不错-VHDL language code of the clock display, the short and easy-to-understand, personal feel very good
<王盗大> 在 上传 | 大小：1kb | 下载：0

[VHDL编程] watch

说明：电子时钟 由8个数码管显示12小时制的时间-Electronic clock is controlled by 8 digital tube display 12-hour time
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