[VHDL编程] main

说明：this file is used for sdk implementation in echo server application-this file is used for sdk implementation in echo server application
<phani> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] clk1hz

说明：分频电路 将电路分频为1赫兹 可用于FPGA实验-Frequency divider circuit is a circuit that can be used in FPGA Hz
<Frozen> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] multi

说明：实现带时钟的四比特正数相加，一个顶层文件和一个tb文件-4 bit multiply
<王一> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI_slave

说明：spi的从机模式，实现数据的双向传输，本人用来传输aes数据-spi slave mode
<骆钦榕> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] mb_rcver

说明：vhdl，1553b接收模块，为以后的解码和过滤提供稳定的输入。-the 1553b receiver mode, provide a proper input for the 1553b s caodec and fliter
<王子瑞> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] spi

说明：SPI 从机verilog设计,验证通过！-SPI interface slave verilog
<王一> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] PLL_Inst

说明：锁相环基础设计，验证通过,非常适合初学者-Phase-Locked Loop-based design
<王一> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] IIC

说明：verilog编写，京微雅格出品IIC 控制器-IIC controller，writed by YiJingjing
<马逸群> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] gwnseq

说明：verilog产生高斯白噪声，gwn_en信号产生使能，gdata是幅度服从高斯分布，功率谱密度为定值的高斯白噪声序列，共10位（现实中只能够做到带限，跟dac输出带宽有关，我的系统只能做到300kHz）-verilog Gaussian white noise, gwn_en signal enabled, gdata amplitude Gaussian distribution, power spectral density of
<陈崇毅> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] pid

说明：It is a verilog code for a vedic multiplier using a barrel shifter
<gopee> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] SIG_CLK

说明：四分频，四个相位的时钟输出，FPGA，vhdl，xilinx-Divided by four, four-phase clock output, FPGA, vhdl, xilinx
<lal> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] mdio_mdc

说明：mdio verilog 实现-mdio verilog coding
<玄烨> 在 2025-01-20 上传 | 大小：1kb | 下载：0