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[VHDL编程] SDI_PassThru_VHDL_Virtex5_ise12_2
说明:SDI_PassThru_VHDL是针对Virtex5 LXT FPGA的SDI码流从GTP收端环出到发端的一个完整工程,源自于Xilinx提供的源码,不一样的是去掉了开发板ml571所要求的昂贵的收发时钟同步子板,经过长时间的调试后,终端电视仍然可以显示,但是会丢帧。(收发时钟不同步,丢帧和收不到SDI码流都是正常的)-SDI_PassThru_VHDL for SDI application in the Virtex 5 FPGA<dongtian> 在 2024-11-13 上传 | 大小:11.27mb | 下载:0
[VHDL编程] CHANNEL_ESTIMATION_PROJECT
说明:基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来-Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk<lei> 在 2024-11-13 上传 | 大小:11.26mb | 下载:0
[VHDL编程] test_ddr2_ip
说明:ddr2 SDRAM 高性能控制器及测试-DDR2 SDRAM High Performance Controller<zdwang> 在 2024-11-13 上传 | 大小:11.26mb | 下载:0
[VHDL编程] Verilog-Digital-control
说明:Verilog HDL数字控制系统设计实-冼进-源代码-4469-Verilog HDL digital control system design implementation- Xian Jin- source code-4469<genghelong> 在 2024-11-13 上传 | 大小:11.25mb | 下载:0