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[VHDL编程] Lab17_seq_detect
说明：一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data<辛璃> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] Lab10_shift_register_4b
说明：设计一个能够递增和递减的8位双向循环计数器. （1）采用异步复位，复位后从第一个有效时钟的上跳沿开始计数；如果此时 dir=1 ，则递增计数，否则， 递减计数。 （2）输出 count 为 8 位； （3）对电路进行全面仿真。 （4）设计模块名为： counter8b_updown(count, clk, reset, dir) 测试平台的模块名为： tb_counter8b_updow<辛璃> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] floatingpointaddition
说明：floating point program for addition<sooriya> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] BRAT
说明：early branch rename table-store rename table once the branch instruction comes in. Used in out of order pipeline processor<Isabella Ni> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] RAT
说明：rename table, used to rename architecture registers.-In R10K scheme, rename table is used to translate ARN to PRN to eliminate WAW and WAR hazards.<Isabella Ni> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] aiqingmaimai
说明：数字钟蜂鸣器音乐——爱情买卖，很时尚的闹钟音乐代码，经测试，很有感觉。-Digital clock buzzer music- love trading, very stylish alarm clock music code, tested, great feeling.<tjj> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] booth_mult
说明：布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test<zhang> 在 2024-11-19 上传 | 大小：1kb | 下载：0
[VHDL编程] streamline_divider
说明：streamline 除法器，是国外一个工程师所写,verilog语言，modelsim测试-streamline divider<zhang> 在 2024-11-19 上传 | 大小：1kb | 下载：0