[VHDL编程] int_osc

说明：CPLD的内部振荡器的应用，内部振荡器是位于用户闪存模块中的 4.4-MHz( 典型输出 ) 时钟源。采用内部振荡器不但减少了元件数量，而且还能够降低系统功耗。-The application of the internal CPLD oscillator, internal oscillator is located in flash memory module of the user 4.4 MHz (typical output)
<王煦> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] STC12C5A60S2_UART2

说明：STC12C5A60S2的第二串口程序，本人亲自写的，绝对好用。-Second STC12C5A60S2 serial procedures , personally written , absolutely easy to use .
<小龙> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] door_state

说明：实现自动门的控制,实现其开、关、复位、门开最大、门关最小等功能-Realization of automatic control
<廊桥拾梦> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] pie_encode

说明：符合EPC C1G2协议的 数字基带 PIE编码模块源代码-The agreement with EPC C1G2 digital baseband PIE coding module source code
<黄巾> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] rite

说明：GUSS算法里面的读模块的程序，非常的有价值的哦，合适开发组的利用，可以修改成别的模块功能-The procedures of the the GUSS algorithm inside of the read module, very valuable, the use of appropriate development group can be modified into other module functions.
<luogui> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] writ

说明：GUSS里面的读模块，具有非常高的利用价值，主要就是几个参数的读更新以及输出。-Inside the GUSS read module, has very high use value, is the main parameters and output read update
<luogui> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] CLK_DIV

说明：verilog HDL写的时钟通用计数分频程序，设置系统时钟，并根据目标时钟，设置分频系数即可得到目标时钟。已实际测试可用。-verilog HDL write clock common procedures for the count and divide, set the system clock, and the root According to the target clock, set the frequency di
<fightsea> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：FPGA用于串口通信的发送程序，用于跟计算机以及各FPGA通信间的通信-transmit process of serial communication in FPGA, to communicate with computer and the other FPGA
<> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：FPGA与计算机通信的串口接收程序，用于与计算机或者其他FPGA通信-receive process of FPGA of serial communication, to communicate with computer and other FPGAs
<> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：对输入时钟clock进行F_DIV倍分频后输出clk_out-Input clock clock for F_DIV times points after clk_out frequency output
<胡乐乐> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：用verilog实现的一个基于流水线结构的正余弦信号发生器，六级流水线-Verilog realize a pipeline structure of the sine and cosine signal generator , six pipeline
<郭良谦> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC_TLC549

说明：ADC549的驱动，非常详细的解释和描述-drive for ADC549
<canyon> 在 2024-11-19 上传 | 大小：1kb | 下载：0