[VHDL编程] DE2_NET

说明：Altera的DE2开发板上的DM9000A网络FPGA接口及其驱动程序,还有 Demo程序-Altera
<王海江> 在 2025-04-08 上传 | 大小：537kb | 下载：0

[VHDL编程] maxii_vga

说明：vhdl编写的vga程序，本人亲自实验过，用的是altera的ep1c做的-vhdl written vga program, I personally experimented with the altera of ep1c do
<kenshin> 在 2025-04-08 上传 | 大小：537kb | 下载：0

[VHDL编程] 8sc

说明：8位所存显示延时源代码，较完美诠释锁存艺术-8-bit display delay kept the source code, the more perfect interpretation of the latch Art
<张冰> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] LCD-display

说明：fpga的键盘阵列LCD显示程序，包括vhdl文件，顶层文件和工程文件-fpga array of keyboard LCD display procedures, including vhdl files, top-level files and project files
<zhouhengjun> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] Prueba_RS232

说明：Its only a schematic of probe to complete the sending of data through rs232
<banhallem> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] EDA

说明：VDLH课后答案及详细分析，给予学生满意的答案-VDLH after-school answers and detailed analysis, to give the students a satisfactory answer
<燕子> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] Digital----design

说明：vhdl三层电梯设计及Quartus_II仿真实验-Digital electric technology course design- elevator automatic control system
<wh> 在 2025-04-08 上传 | 大小：536kb | 下载：1

[VHDL编程] sockit_owm_latest.tar

说明：1-wire master written in Verilog HDL, ready for integration into a FPGA or ASIC based SoC. A port of the 1-wire Public Domain Kit (version 3.10r2) from Maxim is also provided, with all the code required for integratio
<ke> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] binary-and-gray

说明：二进制码和格雷码互相转换verilog源码-Binary code and Gray code conversion verilog source
<zxh> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] VHDL_Code

说明：描写nco的完整程序，采用很简介的算法，对大家应该很有用-The complete program descr iption nco, using a very brief introduction of the algorithm, we should be very useful
<王宇> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] ledall

说明：实现了LED点阵上的汉字的动态显示设计,通过修改rom模块能够改变所显示的汉字-To achieve the dynamic LED dot matrix Chinese characters display design, by modifying the ROM module to change the display of Chinese characters
<tom> 在 2025-04-08 上传 | 大小：536kb | 下载：0

[VHDL编程] time_test

说明：利用10M的时钟，设计一个单周期形状的周期波形。这是用Verilog写的-Use 10M clock cycle design a single cycle waveform shape. This is written in Verilog
<猪肉先生> 在 2025-04-08 上传 | 大小：536kb | 下载：0