[VHDL编程] mc8051V1.4

说明：8051硬核源码（VHDL），具有全部VHDL代码、测试环境以及说明文档、综合脚本等完整的开发、验证环境，源代码通过ASIC投片，并得到不断完善-8,051 hard-core source code (VHDL), with all VHDL code, testing and documentation, environment, Comprehensive integrity of the scr ipt, such as dev
<钟方> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] fpgatri

说明：FPGA三态门的VHDL实现。包括2种不同的实现方法。编译环境是Quartus-VHDL 3-state gate FPGA implementation. Including two kinds of different implementations. Build environment is Quartus
<李超> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] Timer

说明：假定系统时钟为50MHz，试设计一个电子秒表电路，使其按0.01s 的步长进行计时。该电子秒表具有异步清零和启动/停止计数功能，最大能计到59.99s，并用数码管显示计数值。用发光二极管显示向分钟的进位信号。-Assume that the system clock to 50MHz, the design of an electronic stopwatch test circuit, so the step by 0.01s to
<邓云鹏> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] fulladder

说明：由四位全加器通过元件例化语句设计成十六位的全加器-By four full adder component instantiated by statements designed 16 of the full adder
<dongmei> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] Synplify_FPGA_HUAWEI

说明：Synplify工具使用指南(华为文档),华为培训资料，华为工程师讲述FPGA软件工具的使用-Synplify of FPGA soft by huawei Inc.
<heanyu> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] verilog

说明：用verilog语言进行状态机的时序与功能仿真-Verilog state machine language with timing and functional simulation
<何艺> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] Intel-Core-i3-i5-i7

说明：Intel Core i3，i5，i7.rar-Intel Core i3, i5, i7.rar
<roc> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] A402-OutputTFT-LCDDriverICWithPower

说明：文档主要是关于TFT-LCD的相关资料，是有关TFT-lcd芯片的结构与设计理念，对于在这方面学习的朋友有比较大帮助-402 output thinfilm transistorliqu idcrystal display(TFT-LCDdriver integrated circui(ICwith power controlbasedon the number of color stobe displaye disdescribed.
<xuzhitong05> 在 2025-02-11 上传 | 大小：518kb | 下载：0

[VHDL编程] DA_dac8581

说明：verilog 编写DAC8581控制程序。-verilog write DAC8581 control procedures.
<ai> 在 2025-02-11 上传 | 大小：517kb | 下载：0

[VHDL编程] 11

说明：用verilog编写的带同步清0、同步置1 的D 触发器；带异步清0、异步 置1 的JK 触发器-Verilog prepared by the synchronous belt, synchronous D flip-flop 0 1 with Asynchronous Clear 0, asynchronous set D trigger 1 with Asynchronous Clear 0, asynchronous set
<望奎> 在 2025-02-11 上传 | 大小：517kb | 下载：0

[VHDL编程] lab4

说明：s the design and simulation of a simple traffic light controller: The controller consists of a clock divider block, two sequential circuits: a timing counter and a signal generator (state generator), and a decoder. T
<titorgtfo> 在 2025-02-11 上传 | 大小：517kb | 下载：0

[VHDL编程] PWM-VHDL

说明：是使用VHDL编写的一段PWM产生程序，里面附带了详细的说明和源程序。-Is to use VHDL to write a PWM generation procedure, it comes with detailed instructions and the source program.
<qu xiansheng> 在 2025-02-11 上传 | 大小：517kb | 下载：0