[VHDL编程] elvator_control_base_on_fpga

说明：这是一个使用VHDL语言设计的电梯控制程序，里面还有仿真时序图。-This is a design using the VHDL language elevator control procedures, along with simulation timing diagram.
<宝石> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] DE2_CCD_PIP

说明：摄像头采集数据的程序代码，使数据图像在屏幕中显示出来的程序。-Camera data acquisition program code, so that data images shown on the screen procedures.
<churan> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] a_block_with_several_functions_with_Verilog_HDL.ra

说明：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Ma
<li> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] moore

说明：主要介绍moore状态机的详细功能及应用，程序是用hdl写的！-Moore state machines are introduced in detail the function and application of the procedure is written hdl!
<冯光> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] state_machine_design

说明：这是讲解状态机的一个资料，里面讲解了摩尔和米勒状态机的设计实例，很详细且有实例。-This is a state machine on the information, which Moore and Miller explained the design of state machine instances, and there are examples of very detailed.
<maylag_1> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] elec_lock

说明：电子钟源文件，显示时分秒星期，按相应按键，可以对时分星期加1调整时间-钟源electronic documents to show the weeks when the minutes and seconds, press the corresponding button, you can adjust the hours of time plus 1 week
<蔡宇佳> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] Lab6

说明：采用ISE10.1，VHDL语言数字时钟的设计，压缩包为源程序代码-By ISE10.1, VHDL language digital clock design, source code for the compressed
<sophie> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] EDAjiaotongd2

说明：此文档包含基于CPLD芯片的交通灯设计方案和其程序-This document includes the traffic lights based on CPLD chip design and its procedures
<范阿手> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] ISE_lab16

说明：使用VHDL语言设计数字钟。 数字钟由晶振、分频器、计时器、译码器、显示器等组成-Digital clock design using the VHDL language. Digital clock from the crystal oscillator, frequency divider, timer, decoder, display and other components
<zhangsheng> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] shift_register

说明：It is noise generator.it is a linear feedback 16 shift-registe where the bits 15,14,12,3 are fed back via xor gates.make random signal close to real noise
<sa> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] 97B

说明：这是电子设计大赛的97年b题简易数字频率计的fpga一种做法。-This is Electronic Design Competition 1997 b problem simple digital frequency meter fpga practice.
<dzn> 在 2025-02-13 上传 | 大小：471kb | 下载：0

[VHDL编程] FPGA

说明：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。-In digital circuit design, timing design is a main indicator
<wangxiaoyu> 在 2025-02-13 上传 | 大小：471kb | 下载：0