[VHDL编程] Time

说明：24小时时钟设计程序，含有时，分，秒的电路设计，基于VHDL语言，用Quartus 2程序实现。-24-hour clock design process, with hour, minute, second circuit design, based on the VHDL language, using Quartus 2 program.
<张苏昕> 在 2025-02-26 上传 | 大小：374kb | 下载：1

[VHDL编程] myclock

说明：用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。-VHDL language used to achieve a display hours, minutes and seconds of the clock: when can be manually corre
<旭东> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] ZHEJIANG_VHDL

说明：浙江大学的VHDL讲义，内容翔实丰富，对想掌握这门语言的同学用处极大，我觉得不错，与大家一同分享。-Materials, Zhejiang University of VHDL, rich informative, and would like to master the language the students use great, I feel good to share with you.
<王强> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] key

说明：cyclone系列下，采用计数器现实案件消抖的verilog HDL语言源码-series under the cyclone, the consumer cases Buffeting counter the reality of the verilog HDL language source code! !
<wang > 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] pn

说明：基于Xilinx的ISE9.0编译的周期为63的m序列-Compiled based on Xilinx' s ISE9.0 63 m sequence of period
<qs> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] baweishumaguan

说明：利用Verilog hdl语言编写的8位数码管程序，这对于那些刚学Verilog hdl语言的学习者来说，是不错的入门程序，特别程序里头的分频程序模块，谢谢支持。-Using Verilog hdl language of the eight digital control procedures, which for those just learning Verilog hdl language learners, is a good
<梁均润> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] dds

说明：DDS数字式频率合成器 利用VERILOG实现，有modelsim仿真图-DDS digital frequency synthesizer using VERILOG realization, modelsim simulation diagram
<> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] RFID

说明：RFID系统反碰撞算法设计与FPGA仿真-Anti-collision algorithm design and FPGA simulation for RFID System
<xiaolei> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] bird-light

说明：基于verilog的雷鸟灯设计源代码，可以通过编译-Thunderbird lamp design based on verilog source code, you can compile
<张迪> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] ncvhdl_manual

说明：very good vhdl ebook
<dyded> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] chengfaqi

说明：基于FPGA采用时序逻辑方法设计的16位乘法器代码-FPGA-based temporal logic designed using 16-bit multiplier code
<宋小柒> 在 2025-02-26 上传 | 大小：374kb | 下载：0

[VHDL编程] loop-HELLO

说明：8位数码管循环显示HELLO.采用不同的延时时间，让数码管上HELLO,左右显示时的时间不同-8-bit digital control loop shown HELLO. With different delay time on the digital control HELLO, display different times around
<刘达> 在 2025-02-26 上传 | 大小：374kb | 下载：0