[VHDL编程] clock

说明：用verilog语言编写的一个电子钟。能够显示时分秒，具有清零，设置时间的功能。-Verilog language with an electronic clock. Can display minutes and seconds, with a clear, set the time function.
<刘俊斌> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：vga显示代码，能够实现彩色条纹显示。还有一个小球弹动的显示。-vga display code can be displayed in color stripes. There is also a bouncing ball display.
<刘俊斌> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_pipeline_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] HDB3-Decoding

说明：hdb3解码程序，输入时01代表+1,10代表-1,程序经仿真通过。-hdb3 decoder, input 01 representative of the representative+1,10-1, the program adopted by the simulation.
<李志强> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdlchufaqi

说明：这是一个基于VHDL语言的bch除法器，其功能就是实现二进制除法，采用移位的方式进行-This is based on VHDL language bch divider, its function is to achieve binary division, the way by shift
<刘某> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] firlms

说明：基于FPGA的自适应FIR滤波器的verilog设计与实现-Adaptive FIR Filter Based FPGA Design and Implementation of verilog
<洪依> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] linearcode

说明：基于FPGA的线性编码解码，verilog设计实现-FPGA-based linear encoding and decoding, verilog design and implementation
<洪依> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] ovsf

说明：基于FPGA的OVSF树的设计，在WCDMA中应用比较多-OVSF tree FPGA-based design, the more WCDMA application
<洪依> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：一个简单的四位alu，用max+plusII运行-a simple 4bit alu by vhdl.You can use max+plusII to text it
<刘一正> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] led_flow

说明：利用状态机来实现8为的跑马灯，时间间隔为1S，输入的时钟为50MHz。-Use of state machine 8 in order to Marquee, the time interval for the 1S, the input clock is 50MHz.
<仝信> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] ch01

说明：1 bit comparator Consider a 1-bit equality comparator with two inputs, i 0 and ii, and an output, eq. The eq signal is asserted when i0 and il are equal truth table: input output iOil eq 0 0 1 0 1 0 1
<Neeraj Sharma> 在 2025-01-13 上传 | 大小：1kb | 下载：0