[VHDL编程] S3Demo

说明：用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3-VGA FPGA timing simulation, simulation PS/2 keyboard interface bus VHDL source code, Based on Xilinx spartan3
<计算机> 在 2025-03-07 上传 | 大小：285kb | 下载：0

[VHDL编程] FPGA_VGA

说明：基于FPGA的高分辨率VGA显示控制器的设计-FPGA-based high-resolution VGA display controller design
<火冰> 在 2025-03-07 上传 | 大小：285kb | 下载：0

[VHDL编程] vhdl-Jijin

说明：关于VHDL语言的设计例子集锦，对于初学者来讲非常合适，可以对比自己的程序来找出更好的设计思路-On the VHDL design language allehanda example, in terms of very suitable for beginners, you can contrast their own process to identify a better design ideas
<王丕涛> 在 2025-03-07 上传 | 大小：285kb | 下载：0

[VHDL编程] I_believe

说明：<I believe> song _verilog code for any device.-<I Believe> song _verilog code for any device.
<dan> 在 2025-03-07 上传 | 大小：285kb | 下载：0

[VHDL编程] QuartusII

说明：
<高明> 在 2025-03-07 上传 | 大小：285kb | 下载：0

[VHDL编程] PCI-MINI

说明：pci 32位33M的从设备接口的实现源代码，使用verilog语言设计的，对设计自己的pci软核很有参考价值。-pci 32 位 33M slave device interface source code, using verilog language design, the design of their pci soft core of great reference value.
<liangwei> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] fpgaaixin

说明：fpga实现爱心，verilog语言编写，采用的是cylone2系列的芯片-fpga implementation of love, verilog language, uses a series of chips cylone2
<sorghumho> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] transmit

说明：vhdl实现1Hz发射桥路控制信号，设有死区时间。-vhdl achieve 1Hz emission control signal bridge, with a dead time.
<shi> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] dds

说明：基于FPGA的DDS程序代码，实现的功能强大可以输正弦波，三角波，方波等波形，并且频率可以调节。实现对应的功能强大。-FPGA-based DDS program code can achieve powerful output sine wave, triangle wave, square wave waveform and frequency can be adjusted. Implement corresponding pow
<黄兴> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] 60

说明：利用实验板实现模六十计数，即00—01—02—03—04—…59—00—01…，并在Basys2实验板的AN1~AN0与（LD7~LD0）上显示-Experimental plate to achieve mode 60 counts, namely 00-01-02-03-04- ... 59-00-01 ... AN1 ~ AN0 Basys2 experiment board with
<zcwl> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] uart

说明：VHDL CODE FOR UART IN DEEP MODIFIED
<ranveer > 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] machine

说明：Simple finite state machine on Altera Cyclone II
<godup> 在 2025-03-07 上传 | 大小：284kb | 下载：0