[VHDL编程] VideoGenerator

说明：用lattice XP3 demo板设计的VGA信号发生器，编译平台ispLEVER6-With lattice XP3 demo board design VGA signal generator, the compiler platform ispLEVER6
<朱强光> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] uartsourcecode

说明：uart的FPGA模块，基于VHDL、verilog语言-the FPGA UART modules, based on VHDL, verilog language
<王辉> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] psk

说明：利用VHDL语言实现在，altera 公司的cyclone芯片上实现数字信号的2psk调制解调功能-The use of VHDL language to achieve, altera s cyclone chip digital signal modulation and demodulation functions 2psk
<叶峰> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] vga_display

说明：关于VGA显示的vhdl源代码，符合vga的相关时序，是您的重要参考。-VGA display on the VHDL source code, in line with the relevant vga timing is an important reference for you.
<wangyd> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] key

说明：verilog键盘防抖程序，很有实用性 verilog键盘防抖程序，很有实用性-Reduction procedures verilog keyboard is very practicalReduction procedures verilog keyboard is very practicalReduction procedures verilog keyboard is very practical
<jack> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] UART_VHDL_Verilog_Lattice

说明：本压缩包中含有串口程序的VHDL,Verilog，Lattice三种版本的代码，均已实现。在压缩包中，含有非常详细的串口的实现规格。各种版本的代码中，含有完成的源文件，测试文件，模拟文件。-This compressed package contains serial process VHDL, Verilog, Lattice three versions of the code, have been achieved. In the
<shishu> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] crcm

说明：基于VHDL的5位经典的CRC校验码, 简单容易学习，-Based on the five classic VHDL CRC check codes, simple and easy to learn,
<Andy Lao> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] bpqiVHDL

说明：变频器VHDL编写的，用的是模块化的写法，既有行为描述，又有原理图。-Written in VHDL converter, using a modular written, both behavioral descr iption, but also schematic.
<jimgreen> 在 2025-03-07 上传 | 大小：287kb | 下载：1

[VHDL编程] filipe

说明：Elevator descr iption in VHDL
<filipe g teixeira> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] 7segment

说明：it is 7 segement code
<naveen> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] ALU

说明：4位ALU，实现简单的ALU，包含一些简单的指令-ALU
<陈军> 在 2025-03-07 上传 | 大小：287kb | 下载：0

[VHDL编程] dct01

说明：Verilog编写的串口通讯下解码状态机-Verilog serial communication prepared under the decoder state machine
<tagpair> 在 2025-03-07 上传 | 大小：287kb | 下载：0