[VHDL编程] Verilog_intr_c1

说明：verilog设计进阶，提供大量的设计事例供参考学习-Verilog design provides many examples of the design study for reference
<程> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] EDA

说明：程序在报告中，要　用QuartusII运行，注意从word到运行环境中，可能有个别符号不兼容，重新在运行环境中输入那些符号就可以了-procedures in the report, with QuartusII operations, the attention to word from the operating environment, Some individual symbols are not compatible, the
<haidong> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] cy7c68013fpga

说明：BulkIn是FPGA向CY7C68013发送数据 BulkOut是FPGA从CY7C68013接收数据,可以用LED显示 -BulkIn is the FPGA to the CY7C68013 is BulkOut send data CY7C68013 receive data from the FPGA, you can use LED display
<简> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] uart(serial)-200792511240998

说明：基于vhdl 的串行接口 具有完整的程序-VHDL-based serial interface with a complete process
<weixing> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] BFSK_VHDL_CODING

说明：使用DDS技术，应用altera公司的芯片，以及杭州康芯公司的试验箱，实现BFSK信号的调制解调-The use of DDS technology, applications altera chips, as well as the core company in Hangzhou, Culture and Sport chamber, the realization of BFSK signal modulation and dem
<叶峰> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] I2C_SP

说明：华为Verilog HDL 入门教程，下载后请解压。-Huawei Tutorial Verilog HDL, after downloading, please unzip.
<shaoyqo> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] source_verilog

说明：verilog source crc criteria, such as CYXLIC REDUNDANCY -verilog source crc criteria, such as CYXLIC REDUNDANCY
<plo> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] Verilog_HDL_language_learning

说明：Verilog HDL语言练习与讲解 里面有很多实用的源代码-Verilog HDL language exercises on the inside and have a lot of useful source code
<李晓东> 在 2025-03-12 上传 | 大小：259kb | 下载：1

[VHDL编程] Verilog

说明：Verilog HDL语言介绍，具体介绍Verilog HDL语言的使用，功能，开发环境等-Verilog HDL
<nickaj> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] example20

说明：基于FPGA的VGA彩条发生器 基于FPGA的VGA彩条发生器-FPGA-based VGA color VGA generator FPGA-based color generator FPGA-based generator of the VGA color
<zhuxiang> 在 2025-03-12 上传 | 大小：259kb | 下载：0

[VHDL编程] AS-SSD-Benchmark

说明：this APP likes shit do you like you can eatand happy go fucking it -this APP likes shit do you like you can eatand happy go fucking it
<bluesffa> 在 2025-03-12 上传 | 大小：258kb | 下载：0

[VHDL编程] Synchronous FIFO

说明：用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that con
<渔火 > 在 2025-03-12 上传 | 大小：258kb | 下载：0