[VHDL编程] adder8b

说明：用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。-VHDL language
<赵祥> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] VerilogHDLdesignexample

说明：VerilogHDL设计实例及其仿真与综合-VerilogHDL design example and its simulation and synthesis
<qinbo> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] cf_fir_latest.tar

说明：It is a fir to implement in a FPGA. It s not desenvolved for me it is a good work of another person
<Tiago> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] EDA_Design_Repor_for_FIR_Filter

说明：基于Quartus II的17阶FIR滤波器设计报告，详细介绍了从FIR滤波器原理到设计实现的全过程，适合学习。-Quartus II-based 17-order FIR filter design report, detailed from the realization of FIR filter theory to design the whole process, suitable for learning.
<张永杰> 在 2025-04-10 上传 | 大小：185kb | 下载：1

[VHDL编程] CLK_5

说明：verilog实现时钟的奇数分频，通过ISE仿真。-verilog to achieve the odd clock frequency, by ISE simulation.
<ll> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] boxingfashengqi

说明：DDS波形发生器，能够产生方波和正弦波的双通道的波形发生器，在quartus环境下运行-DDS waveform generator to produce square wave and sine wave of dual-channel waveform generator, runs under the environment in quartus
<李欣> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] stop_watch

说明：实现跑表功能精确度为0.01秒。（使用ACEX1K系列EP1K30TC144-3芯片）-Stopwatch function to achieve an accuracy of 0.01 seconds. (Using ACEX1K series EP1K30TC144-3 chip)
<Haifengqingfu> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] Synchronous-sampling

说明：飞行试验同步采样规则，主要用于固态记录仪的研发-Synchronous sampling test flight rules, mainly for the development of solid-state recorder
<易> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] Image_Registration_rar

说明：fpga implementation of image processing
<prasanna> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] state-machine-design

说明：状态机设计的苦干个不错的例子，ＶＨＤＬ语言编写，相信会对verilog的学习者有帮助-State machine design a good example of hard work, VHDL language.Ｉthink it will help verilog　learners
<王建伟> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] a

说明：多路复用信号产生电路的建模与VHDL设计 时分多路 原理 模型 模块建模-Multiplexed signal generation circuit modeling and design of time-division multiplexing principle VHDL model modeling module
<> 在 2025-04-10 上传 | 大小：185kb | 下载：0

[VHDL编程] cf_fir_latest.tar

说明：基于AD算法的FIR滤波器！需要的人可以参考！-FIR filter algorithm based on AD! Can refer people in need!
<吴锦干> 在 2025-04-10 上传 | 大小：185kb | 下载：0