[VHDL编程] key_xiaodou

说明：本例中用状态机实现了消抖电路： 端口描述：clk 输入检测时钟；reset 复位信号；din 原始按键信号输入； dout 去抖动输出信号。-In this case the state machine used to achieve the elimination shake circuit: Ports Descr iption: clk input test clock reset reset signal din ori
<hughxue> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] Counter24VHDL

说明：用VHDL语言实现24进制计数，具有清零、控制使能作用。-VHDL language with the binary count of 24, with clear control in enabled.
<Successan> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] RAM

说明：单端口RAM，自己写的单端口RAM，同步写入同步读出，包括TESTBENCH和测试模拟文件-RAM
<wang> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] fallthrough_small_fifo_v2

说明：同步fifo设计，仿真已通过，用Verilog编写，代码短小-Synchronous fifo design, simulation has been adopted, written with Verilog, code short
<xinghuo> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] small_fifo

说明：同步fifo设计，仿真已通过，用Verilog编写，代码短小，易懂-Synchronous fifo design, simulation has been adopted, written with Verilog, code short and easy to understand
<xinghuo> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] crc

说明：用verilog实现串进并出的CRC算法-Achieved with verilog into and out of the CRC series algorithm
<santa> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] long_generator

说明：
<李小凡> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] DATA_16QAM_MAP

说明：qam星座映射也qam调制的硬件实现代码详解。用于OFDM下行链路-qam qam modulation constellation is also the hardware implementation code Xiangjie. For OFDM Downlink
<李小凡> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] vsim

说明：multiplexer 16_1 is a multiplexer with 16 inputs and 1 output.
<sarv> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP1

说明：JTAG TAP statemachine verilog code
<张超> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP2

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP3

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-01-26 上传 | 大小：1kb | 下载：0