[VHDL编程] TAP4

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] RCServo

说明：CONTROLLER RCSERVO MOTOR
<yang> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] uart16

说明：一个16位的uart，可以实现串行通信，接受或者发送数据！-A 16-bit uart, serial communication can be achieved, accept or send data!
<JOY> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ctc16

说明：一个定时器/计数器，里面实现了两个定时计数器，每个都可以写入方式控制器，以实现定时或者计时功能！-A timer/counter, which implements two timer counters, each of which can be written mode controller to achieve the function of time or the time!
<JOY> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] TestFre

说明：通过时钟分频，用PWM脉冲调宽来控制LED灯亮度的强弱，改变PWM的占空比来实现恒流LED的亮度强弱控制-By the clock frequency, pulse width modulated using PWM to control LED brightness light intensity, changes in PWM duty cycle to achieve constant current LED brightness
<常云飞> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLpaomadeng

说明：通过VHDL语言来实现类似跑马灯的控制，通过高电平的转移来实现灯光的转移，利用QuartusII开发平台-Through the VHDL language to achieve similar Marquee control, transfer through the high level to achieve the transfer of light, using QuartusII development platform
<常云飞> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] RGB

说明：RGB表示红色绿色蓝色的灯，通过三种灯光的顺序点亮可以实现彩色跑马灯的功能，里面加入了小小的暂停，如果光强比例合适的话，还可以发出白光-RGB red green and blue light that, by the order of three light colored marquees light up function can be achieved, which added a little pause, if the in
<常云飞> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLfangbo

说明：通过VHDL语言实现一个方波，代码里含有两个进程，一个分频一个输出方波。里面含有两个代码，可以根据需要参考-VHDL language through a square wave, the code will contain two processes, a frequency of a square wave output. Which contains two code, you can reference as needed
<常云飞> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] cont10_v.sym

说明：十进制计数器既可采用QuartusII的宏元件74160，也可用VHDL语言设计。在项目编译仿真成功后，将设计的十进制计数器电路设置成可调用的元件cont10_v.sym，用于4位十进制计数器的顶层设计。-Decimal counter can use QuartusII macro components 74160, also available VHDL language design. After the success of t
<常云飞> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ser_fir

说明：用verilog实现一个8阶的改进串行FIR低通滤波器，输入数据位宽为12比特,经符号扩展后变为13比特。-With verilog order to achieve an improvement of 8 serial FIR low-pass filter, the input data bit width of 12 bits by sign extension into a 13-bit after.
<hgdlsl> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] sseg

说明：vhdl codefor 7 segment display
<keshav> 在 2025-01-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ssKEY

说明：用组合逻辑做的密码锁，输出多变量，一定有用-To do with the combination lock logic
<付书获> 在 2025-01-11 上传 | 大小：1kb | 下载：0