[VHDL编程] 38decoder

说明：使用Verilog硬件描述语言编程的38译码器，包含测试描述-Using Verilog hardware descr iption language programming decoder 38 contains the test descr iption
<sss> 在 2025-03-20 上传 | 大小：68kb | 下载：0

[VHDL编程] v2html.tar

说明：v2html - verilog to html converter 主要为FPGA和ASIC工作人员-v2html- verilog to html converter mainly for FPGA and ASIC staff
<qian> 在 2025-03-20 上传 | 大小：68kb | 下载：0

[VHDL编程] VerilogHDL_advanced_digital_design_code_Ch6

说明：VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6-Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch6Verilog HDL source CH6
<lianlianmao> 在 2025-03-20 上传 | 大小：68kb | 下载：0

[VHDL编程] 2.1.5P4-Adder-VHDL-and-Waveform

说明：p4_adder 奔腾4cpu的加法器,包括carry selectadder carry generator -p4_adder Pentium 4cpu adder includes carry selectadder carry generator
<young> 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] vm80a_rev10j

说明：V80, 8080 microprocessor source code, vhdl, schematic and so on
<Astral> 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] MUX2_4bit

说明：数字设计和计算机体系结构-用verilog语言完成4位二选一数据选择器的设计-Digital design and computer architecture- complete the four alternatives with verilog language data selector design
<FANFAN> 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] eetop.cn_FIFO_Buffer

说明：异步FIFO的Verilog程序及其测试程序(FPGA/Verilog FIFO_ASYN)
<半岛铁盒 > 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] Xilinx的增量编译技术

说明：增量编译技术，其基本原理就是根据前一次编译的结果，只重新编译部分修改过设计，其它部分则沿用前一次编译的结果，这样就可以缩短总体的编译时间(Incremental compilation technology, the basic principle is based on the results of the previous compilation, only re-editing part of the modified desig
<小旦 > 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] Lab4

说明：布斯(Booth)乘法器是一種透過編碼後再運算所得到較佳效能乘法器 請嘗試描述說明 1. 布斯乘法器原理 2. 布斯乘法器組成架構 3. 並嘗試完成布斯乘法器(The Booth multiplier is a better performance multiplier that is encoded and then computed Please try to describe the descr iption 1. B
<dhfryytj > 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] 04my_decode

说明：器件EP4CE6F22C8N 2-4译码器译码器(Device EP4CE6F22C8N 2-4 decoder decoder)
<qing wang> 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] aes-master

说明：aes master by vhdl code and decode
<Nguyen Nam> 在 2025-03-20 上传 | 大小：67kb | 下载：0

[VHDL编程] cpu_me

说明：采用verilog编写的cpu,modelsim仿真均实现8条指令功能，有虚拟ram和rom(Using verilog prepared cpu, modelsim simulation functions are to achieve eight instructions, there are virtual ram and rom)
<王乐> 在 2025-03-20 上传 | 大小：67kb | 下载：0