[VHDL编程] IASKK-OOK-FSKn

说明：包含BPSK，ASK，FFSK的数字仿真系统源代码 -Digital simulation system source code with BPSK, ASK, FFSK
<> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] usb

说明：USB的verilog IP模块，经过DesignCompiler综合验证-USB-verilog IP module, comprehensive verification through DesignCompiler
<sj> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] jiaotongdeng

说明：使用vhdl语言设计交通信号灯。由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。主干道处于常允许通行的状态，支干道有车来时才允许通行，主、支干道均有车时，两者交替允许通行，主、支干道每次放行时间不得短于30S，在每次由绿灯亮到红灯亮的转换过程中，要亮4S黄灯作为过渡。 -Using vhdl language design tr
<陈小龙> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] VHDL_SDH

说明：现代光纤通信SDH的VHDL源码，实现SDH开销的接收处理。-VHDL source code of modern fiber-optic communication SDH the SDH overhead of receiving and processing.
<张雷> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] clock_timer

说明：时钟，计时器，23小时59分59秒的时钟，可自动进位计时，Verilog编写-Clock, timer, 23 hours, 59 minutes, 59 seconds of clock, automatic binary timing, Verilog prepared
<duan> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] ripple

说明：This a ripple adder circuit-This is a ripple adder circuit
<vishwabharath> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] 1024fft

说明：verilog编写的1024点的fft快速傅里叶变换代码-verilog prepared 1024 point fft Fast Fourier Transform code
<王强> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] Codes

说明：USB 2.0 using VHDL with files : main.c, drice.c and HIGH_SPEED_USB_CORE_SETUP_TRANSACTION
<altenategoody> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] Reg-vs-Wire

说明：This book explains about difference between REG and WIRE in Verilog.
<Shekhar Jha> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] lab8

说明：matlab实现国歌播放实验,实验8，音乐播放器-matlab achieve national anthem playing experiment 8, music player
<xu> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] dualpreiortyencoder

说明：this is vhdl code of dualpreiortyencoder
<aref> 在 2025-03-18 上传 | 大小：56kb | 下载：0

[VHDL编程] liushuideng

说明：基于CPLD的流水灯实现，使用VHDL语言编程，闪烁间隔为0.5秒。-CPLD-based water lights to achieve using VHDL language programming, blinking interval of 0.5 seconds.
<孙大幕> 在 2025-03-18 上传 | 大小：56kb | 下载：0