[VHDL编程] abbr_564dd181

说明：数据采集和控制系统多种多样，但其基本工作过程相似：汇集被测控对象各种被测模拟量，把它们转换为数字信号，经过加工处理后，再转换成相应的模拟量，实现所需的控制。上述过程由数据采集控制器统一管理和调度。-Data acquisition and control systems are diverse, but similar to the basic work process: collection of various objects be
<李佳悦> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] ppx16_0146

说明：pic core in vhdl contient tous les descr iption des composants du pic 16f84 -pic core in vhdl contient tous les descr iption des composants du pic 16f84
<ali> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] simple-16b-cpu-vhdl-code

说明：vhdl source code for simple cpu
<eu> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] mylab

说明：四选一数据选择器的VHDL语言编写源代码-Four data selectors choose a language VHDL source code
<cdd> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] CyclicCode

说明：The Decoder of differential cyclic code using in the broadcasting receiver.
<HNVN> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] mov-avg

说明：moving average VHDl implementation
<dev> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] wb_conbus_latest.tar

说明：源代码关于Verilog语言的wishbone总线-VHDL，verilog is very good
<赵谦> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] jishuqizhouqixingxieshixu

说明：利用计数器控制状态变更产生周期性写时序，50MHz的晶振频率，可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲，意味着20000个时钟为一个大循环，换成二进制，需要15位的计数器，计到19999强制归零。 不可能产生30ms的准确写宽度，最小只能用两个周期产生40ms宽的写脉冲。-The Cong ℃ of the LIU ╃ using Counters ㄦ with Liu chop Yan G
<黄宏> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] e0ea34e36c4c

说明：一份用VHDL语言写的出租车计价器，于Quartus II上仿真。以供需要者参考使用！-A write VHDL Taximeter on in the Quartus II simulation. Reference for those who need to use!
<雪圣> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] taxi

说明：出租车计价器VHDL程序 The Taximeter VHDL program-The Taximeter VHDL program
<ll> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] 8bits_multiplier

说明：8×8乘法器Verilog源代码，初学者可以试着-8×8multiplying unit source code
<libing> 在 2025-03-05 上传 | 大小：27kb | 下载：0

[VHDL编程] vga_verlig

说明：一个模拟视频输入转VGA视频输出的Verilog程序,经过验证-vga verilog ,already pass
<杨永> 在 2025-03-05 上传 | 大小：27kb | 下载：0