[VHDL编程] Altera_FPGA_CPLD

说明：Altera_FPGA_CPLD学习笔记 特权整理完善-Altera_FPGA_CPLD study notes privilege perfect finishing
<灵湖仙梦> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] TrafficLight

说明：十字路*通灯VHDL实现。功能：红绿黄状态的基本转换，红绿灯时间交替变化，黄灯缓冲。-Crossroads traffic lights VHDL realization. Function: red, green and yellow state the basic conversion time alternating traffic lights, yellow cushion.
<novice> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] code-pour-decim-poly

说明：this code is for a decimation filter with polyphase structure , so the original filter is decomposed by 5 filters which is the decimation factor in that case and each of them is selected each Fs/5
<lassana> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] boolean_function

说明：verilog codes for boolean function
<Sandeep> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] sha1-progect

说明：Xilinx XC2VP20 FPGAs. The complete SHA-1 chip Verilog source
<zoran wowa> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] fulladd

说明：元件例化方式来实现一个综合系统的快速设计，本例以一个全加器详细解释了元件例化方式的编程思想-To achieve rapid design of an integrated system of component instantiation way, in this case to a full adder detailed explanation of programming ideas component instantiation
<费时> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] ahb_master_latest.tar

说明：IN THIS WE HAVE AHP bus master for burst data transfer
<shubham> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] project

说明：含project_基于FPGA与加速度计的体感超级马里奥游戏开发，基于spartan 3A开发板制作的小游戏-Project_ based on FPGA and accelerometer with the body feeling super Mario game development, based on the 3A Spartan development board produced by the small game
<刘健> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] Op-Amp-Model(VHDL-AMS)

说明：模拟信号模型-运算放大器模型Op Amp Model的VHDL-AMS程序-Analog signal model- op amp model Amp Model VHDL-AMS Op program
<杜子腾> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] Maxplus2_74LS161

说明：用Maxplus2制作的实现74LS161数字芯片功能，入门级工程。-Maxplus2 made with digital chips to achieve 74LS161 function, entry-level engineering.
<杰克> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] mt46v16m16p_ddr

说明：官网下载的，经过板级验证的ddr control mt45v16m16p源代码，verilog语言设计，希望可以用到系统化设计。-Official website to download, through board-level verification ddr control mt45v16m16p source code, verilog language design, hoping to use systematic desig
<lvhenan> 在 2025-03-03 上传 | 大小：23kb | 下载：0

[VHDL编程] UART_16750_vhdl

说明：UART串口FPGA源文件，VHDL设计文件，兼容16750-UART FPGA VHDL 16750
<yp> 在 2025-03-03 上传 | 大小：23kb | 下载：0