[VHDL编程] CPU_Verilog

说明：此代码完成了流水线CPU的设计。其中有ALU，控制模块，UART等verilog代码。(This code completes the design of pipelined CPU)
<fairchildfzc > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] DE2_Default

说明：DE2在板测试代码，用于测试DE2板子的正常性能(DE2 on-board testing code)
<tongjie > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] xjrsb

说明：Based on matlab GUI interface design, Complete class-based image processing, contains all of the source code, auto image, Related impulse response analysis algorithm and inspection.
<jienenfui > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] ndbwu

说明：Including scr ipt files and function files in the form, Clustering analysis based on Euclidean distance, Waveform data analysis.
<jienenfui > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] megan_fox

说明：kszzwezrgf wdgasgd wuegfgsgf wuwugdsd
<12345homrun > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] RX_IP_Source

说明：串口接收ip核，配合 nios 使用，减少cpu资源开支。(uart receive TX_IP_Source)
<haohmf > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] Coding Files

说明：Through this paper our attempt is to give a onetime networking solution by the means of merging the VLSI field with the networking field as now a days the router is the key player in networking domain so the focus remain
<kutti > 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] sdr_sdram

说明：sdram使用接口仿真，altera公司ip使用方法(sdram verilog. SDRAM using interface simulation, Altera company IP use method)
<风雪来> 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] traffic_light

说明：使用Verilog编写交通灯控制代码，能够直接进行运行仿真。(Using Verilog to write traffic light control code, can run the simulation directly.)
<王家小丫头> 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] timing_constraints

说明：方法能够自动地约束 PLL 的输入和输出时钟。ALTPLL megafunction 中指定的所有 PLL 参数都用于约束 PLL 的输入和输出时钟。(Methods can automatically constrain PLL input and output clock.Named in ALTPLL megafunction.All PLL parameters are used to constrain PLL input a
<小李子公公> 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] 可逆计数器VHDL描述

说明：在开发板FPGA：Spartan-3E 系列，型号：XC3S500E，封装：FGT320，速度-4，利用Xilinx ISE软件，利用VHDL软件编写可逆计数器，包含实验说明以及代码实现VHDL.doc文件,UCF管脚绑定文件(In the FPGA:Spartan-3E development board series, XC3S500E, package: FGT320, speed -4, using Xilinx ISE sof
<lixilin> 在 2025-02-26 上传 | 大小：12kb | 下载：0

[VHDL编程] vendor

说明：售货机的verilog模块设计及测试，简单状态机。(Verilog module design and test of vending machine, simple state machine.)
<zbw> 在 2025-02-26 上传 | 大小：12kb | 下载：0