[VHDL编程] cell

说明：codes for DP ram synthesizable
<Anish Goel> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] sdram

说明：verilog sdram读写控制，实现数据存储于发送-sdram read and write，data store and communication
<john> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] RS422_UART

说明：RS422 串口通讯 （包括 testbench，虚拟RAM，数据收发，波特率生成，数据接收抗干扰）-RS422 UART testbench BaudGen
<李俊> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] si5324_i2c

说明：simple I2C module for configuring si5324 to 156.25 MHz clock
<Roma> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] arm9_compatiable_code

说明：arm9 compatiable verilog code
<Victor Huang> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] proje-vhdl

说明：ASYMMETRIC LARGE SIZE MULTIPLIERS WITH OPTIMISED FPGA RESOURCE UTILISATION
<mehdi> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] conv-std-logic

说明：This the code for convert binary number to integer number using std logic vector function. -This is the code for convert binary number to integer number using std logic vector function.
<backialakshmi> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] m_wallace_coding

说明：Wallace tree Multiplier
<Rosario Gowthaman> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] part4

说明：part 4 lab 2 vhdl altera
<minh> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] Testbench_SR_SerIn

说明：Testbench for Shift Register, Serial in Parallel out
<Huy> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] stopwatch-design-and-verification

说明：一个具有秒表功能的模块，具有计时、清零、暂停等功能，精度为0.01s-The module has a stopwatch function, with time, cleared, pause function, accuracy 0.01s
<csy> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] code

说明：verilog code for intrusion matching
<Delma> 在 2025-02-13 上传 | 大小：7kb | 下载：0