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[VHDL编程] delay_early_gate
说明:超前滞后锁相环,可以精确的是想符号同步的 采用V_LOG代码编写 可以直接使用-Lead and lag phase-locked loop can be accurate is to synchronize the use of symbols V_LOG code can be directly used to prepare<刘伟> 在 2025-02-08 上传 | 大小:5kb | 下载:0
[VHDL编程] parallel-fifo
说明:利用Verilog语言编写的并行数据传输程序,在编译环境中编译通过。- the model of parallel data transmit which is written of verilog.<saul> 在 2025-02-08 上传 | 大小:5kb | 下载:0
[VHDL编程] Crack_DSP_Builder_90
说明:Altera DSP BUILDER 9.0 SP2 破解-crack for dsp builder 9.0 SP2<胡文静> 在 2025-02-08 上传 | 大小:5kb | 下载:1