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[VHDL编程pinlvji

说明:本文件用于测波形频率的verilog代码,是典型的数字频率计的源代码(This document is used to measure the frequency of the Verilog code, the source code of a typical digital frequency meter)
<sapphire2> 在 2024-12-24 上传 | 大小:11kb | 下载:0

[VHDL编程multi_cpu

说明:主要功能包含: // 1.按照CPU小系统规范要求,实现了各寄存器的读、写、控制等功能 // 2.实现了部分CPU读取配置字功能 // 3.实现了看门狗功能 // 4.实现了FLASH和BOOTROM控制功能 // 5.其它用户功能(按需进行添加)(The main functions include: According to the 1. / / CPU small system
<fengyuanzyt> 在 2024-12-24 上传 | 大小:6kb | 下载:0

[VHDL编程uart_55x_lite

说明:本模块设计仿照ST16C554芯片,特点如下: a) Localbus总线接口; b) 多通道设计,最大通道数为4,实际通道数可配置; c) 两种中断方式,支持电平中断、沿中断;(The module is designed and modeled on ST16C554 chip. A) Localbus bus interface; B) multi-channel design. The maximum number o
<fengyuanzyt> 在 2024-12-24 上传 | 大小:35kb | 下载:0

[VHDL编程ad73311

说明:AD73311芯片的控制和数据程序,用于控制音频AD芯片。(AD73311 chip control and data program)
<fengyuanzyt> 在 2024-12-24 上传 | 大小:5kb | 下载:0

[VHDL编程ambo2000

说明:AMBE2000芯片的控制,和编码方式控制,码率的控制,成熟的可配置的控制模块。(AMBE2000 chip control and coding control, rate control, mature and configurable control module.)
<fengyuanzyt> 在 2024-12-24 上传 | 大小:8kb | 下载:0

[VHDL编程i2c_slave

说明:I2C从机模块,支持多种I2C模式,稳定成熟,方便使用。(I2C slave module supports multiple I2C modes, which is stable, mature and convenient to use.)
<fengyuanzyt> 在 2024-12-24 上传 | 大小:8kb | 下载:0

[VHDL编程myclock

说明:implement a 12-hour clock(This is a 12-hour digital clock, hout designates the hour, mout designates the minute, sout designates the second, and pout designates morning or afternoon. For example, if current time is 3:08:
<ssttt> 在 2024-12-24 上传 | 大小:680kb | 下载:0

[VHDL编程DE2_synthesizer

说明:基于DE2FPGA开发板的多功能音乐合成器研究实现与综合(based on DE2 FPGA 2C35 development board design music synthesizer string base)
<thermon> 在 2024-12-24 上传 | 大小:4kb | 下载:0

[VHDL编程led_test

说明:流水灯例程,是FPGA的入手级程序,初步了解FPGA的时序(The water lamp routine is the start procedure of FPGA, and initially understands the timing of FPGA.)
<Agnes001> 在 2024-12-24 上传 | 大小:737kb | 下载:0

[VHDL编程at7_ex01

说明:8个LED执行流水灯。流水灯依次循环点亮。基于vivado平台编写的Verilog代码(The 8 LED executes the flow light. The flow light is turned on and out in turn. Verilog code based on vivado platform)
<24fh> 在 2024-12-24 上传 | 大小:512kb | 下载:0

[VHDL编程at7_ex03

说明:使用FPGA内部的PLL产生时钟,计数器循环计数驱动LED闪烁。基于vivado平台编写的Verilog代码(Use FPGA's internal PLL to generate clock, counter cycle counting drive LED flicker. Verilog code based on vivado platform)
<24fh> 在 2024-12-24 上传 | 大小:721kb | 下载:0

[VHDL编程at7_ex04

说明:通过LED闪烁控制器的代码,使用Vivado工具配置定义一个IP核,在用户工程中可随意添加这个IP核作为设计的一部分,如同Vivado自带的IP核一样方便调用和集成。(Through the code of the LED scintillation controller, the Vivado tool is configured to define a IP core, and the IP kernel can be added
<24fh> 在 2024-12-24 上传 | 大小:1.75mb | 下载:0
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