[VHDL编程] Mux41a

说明：Basys3 4选一数据选择器代码，初级者学习，在板子上试验过，没问题。(Basys3 4 select a data selector code)
<LEWIS_liu> 在 2024-10-06 上传 | 大小：18432 | 下载：0

[VHDL编程] Transmit_subsystem-master

说明：千兆以太网的相关资料，包括相关的一些测试文件(Gigabit Ethernet related information)
<黑加仑kiskis> 在 2024-10-06 上传 | 大小：2694144 | 下载：0

[VHDL编程] ledrun

说明：基本的流水灯程序，4灯循环，verilog(Basic flow lamp program)
<felix002> 在 2024-10-06 上传 | 大小：3079168 | 下载：0

[VHDL编程] 08_ethernet_1g

说明：Artix7 XC7A100T芯片控制千兆PHY的二层通信，源代码(Artix7 XC7A100T chip control Gigabit PHY two layer communication, source code)
<kang24> 在 2024-10-06 上传 | 大小：16265216 | 下载：0

[VHDL编程] 09_ethernet_100

说明：Artix7 XC7A100T芯片控制百兆PHY的二层通信，源代码(Two layer communication Artix7 XC7A100T chip control PHY megabytes, source code)
<kang24> 在 2024-10-06 上传 | 大小：16173056 | 下载：0

[VHDL编程] Adept SDKv1-3

说明：开发板资料，适用于赛灵思的板子，欢迎大家下载(Examine your code to determine if this port should be declared as an INOUT, or if the assignment to this port should not have been made. If this signal connects to submodules, consider the type and
<超93> 在 2024-10-06 上传 | 大小：161792 | 下载：0

[VHDL编程] spi_master

说明：用Verilog写的SPI代码，可读可写，刚仿真完，还没上板，尴尬，主要是官方限制不上传就不能下载～～～～～～～～～～～～～～ 下面的英文是百度翻译过来的，鬼畜的我都不知道啥意思～～～～(The SPI code written in Verilog is readable and writable. After the simulation is finished, it is not yet on board. Awkwardly
<你到底是谁> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] VHDL简易电子琴设计(1).doc

说明：这是一个简单的基于vhdl的电子琴，有自动播放和使用按键来制作不同的音色。(The design of a simple electronic organ based on VHDL, with the automatic playing and the use of keystrokes to make different tones)
<找你呢> 在 2024-10-06 上传 | 大小：124928 | 下载：0

[VHDL编程] CAR_LI2

说明：DE1-SOC实验开发板和Verilog HDL语言的交互式程序作品，选择避障小车作为课程设计题目，并根据选题制定了如下设计需求： 1.能实现基本的避障小车功能，即躲避障碍，变速，计分，计时显示游戏开始、进行和结束画面； 2.能实现人机交互功能，玩家可通过外接键盘或DE1-SOC开发板自带按键和开关操作小车转向； 3.能通过VGA在显示屏中显示，并且能达到5Hz的刷新频率； 4.能实现自定义小车和障碍物皮肤的功能；(DE1-SO
<Sven111> 在 2024-10-06 上传 | 大小：21147648 | 下载：0

[VHDL编程] exp_fft_test_724

说明：在quartus软件中调用FFT的IP核，编辑IP核的驱动模块，使得IP核读入数据进行处理，输出数据。使用modelsim进行联合仿真。(In the quartus software, the IP kernel of FFT is called, and the driver module of the IP kernel is edited, so that the IP kernel is read into the data
<XHF72> 在 2024-10-06 上传 | 大小：27558912 | 下载：0

[VHDL编程] Assignment-1.3.tar

说明：verilog codes for different basic digital circuits elements
<guy03> 在 2024-10-06 上传 | 大小：38912 | 下载：0

[VHDL编程] Assignment-2.1.tar

说明：verilog codes for different basic digital circuits elements new
<guy03> 在 2024-10-06 上传 | 大小：34816 | 下载：0