[VHDL编程] div_3

说明：采用Verilog语言对时钟进行3分频，满足系统多时钟频率的要求(3 frequency division of clock in Verilog language to meet the requirement of multi clock frequency of the system)
<天威浩荡> 在 2024-10-06 上传 | 大小：1126400 | 下载：0

[VHDL编程] axi_ad9361

说明：AXI_AD9361 的 verilog 驱动工程，包含数据接收，数据发送 AXI总线 ，全部是verliog实现(AXI_AD9361's Verilog drive project, including data reception, data transmission AXI bus, all verliog implementation)
<大木瓜> 在 2024-10-06 上传 | 大小：40960 | 下载：0

[VHDL编程] ddr3_mig8

说明：fpga实现ddr数据收发测试，完整的工程，下载解压后，即可正确运行，已多次验证无误(FPGA DDR data receive and receive test, complete engineering, download and unzip, can run correctly, has been verified many times)
<大木瓜> 在 2024-10-06 上传 | 大小：16119808 | 下载：0

[VHDL编程] VGA_to_DVI

说明：采用Verilog语言将VGA视频信号转化成DVI视频信号，实现视频信号的转化(Using Verilog language to transform VGA video signal into DVI video signal and realize the transformation of video signal)
<天威浩荡> 在 2024-10-06 上传 | 大小：2697216 | 下载：0

[VHDL编程] CTE

说明：YUV訊號轉RGB訊號 RGB訊號轉YUV訊號(YUV to RGB and RGB to YUV)
<王俞婷> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] SOPC开发快速入门教程中文版

说明：本文为基于QuartusII和NiosII IDE的FPGA/SOPC开发资料，目的是为了尽快掌握FPGA/SOPC的开发流程，投入实践当中。(This paper develops data for FPGA/SOPC based on QuartusII and NiosII IDE. The purpose is to master the development process of FPGA/SOPC as soon as p
<Querer> 在 2024-10-06 上传 | 大小：2045952 | 下载：0

[VHDL编程] verilog黄金参考指南中文版

说明：本文是verilog的编程指导书籍，对verilog开发有较大的帮助。(This article is the programming guide book of Verilog, which has great help for the development of Verilog.)
<Querer> 在 2024-10-06 上传 | 大小：471040 | 下载：0

[VHDL编程] 华为_大规模逻辑设计指导书

说明：本文为华为公司内部FPGA开发资料，对提升编程能力有较大帮助。(This paper has a great help for improving the programming ability of HUAWEI's internal FPGA development data.)
<Querer> 在 2024-10-06 上传 | 大小：2237440 | 下载：0

[VHDL编程] Verilog数字系统设计教程(第2版)

说明：适合学习fpga的童鞋们，verilog语言数字系统设计，一本很不错的学习资料。(Suitable for learning fpga children's shoes, verilog language digital system design, a very good learning materials.)
<斌河时代> 在 2024-10-06 上传 | 大小：44099584 | 下载：0

[VHDL编程] CAN_verilog.tar

说明：CAN 2.0协议控制器，非常全面的控制器Verilog代码，可靠通信，可放心使用。(CAN Bus 2.0 Controller.)
<乔风> 在 2024-10-06 上传 | 大小：33792 | 下载：0

[VHDL编程] CH14_RGMII_UDP_TEST

说明：用xilinx的SPARTAN6 实现的UDP，可通过PC机网络抓包工具进行发送和接收，增加了网络视频传输的接口，具有很好的参考价值(With the Xilinx implementation of the SPARTAN6 UDP, can be sent and received through PC network capture tools, increase the network video transmission in
<suifeg> 在 2024-10-06 上传 | 大小：7115776 | 下载：0

[VHDL编程] Edege_detect

说明：边沿检测模块，实际项目中验证； 功能：上升沿、下降沿检测(Edege detect module Func : rising_edge falling_edge detect)
<郝熊> 在 2024-10-06 上传 | 大小：140288 | 下载：0