[VHDL编程] Fibonacci

说明：（1） clkdiv 模块：对50MHz 系统时钟 进行分频，分别得到190Hz，3Hz 信号。190Hz 信号用于动态扫描模块位选信号，3Hz 信号用于fib 模块。 （2） fib 模块：依据实验原理所述Fibonacci 数列原理，用VHDL 语言实现数列 （3） binbcd14：实现二进制码到BCD 码的转换，用于数码管显示。 （4） x7segbc：采用动态扫描，使用4 位数码管依次显示Fibonacci 数
<panda> 在 2024-10-10 上传 | 大小：667648 | 下载：0

[VHDL编程] URAT

说明：在ISE环境下，用VHDL语言实现RS232串口设计，实现串口通信。通过串口调试工具向 0000000UART发送16进制数，FPGA将UART接收到的串行数据转换为并行数据，并在8个 LED灯上输出显示；同时，并行数据又被重新转换为串行数据，重新送给RS-232接口，并在 串口调试工具上再次显示，SW0为复位键。 比如：串口调试工具发送两位16进制数，然后能在LED上显示，并且重新在串口调试工 具上显示。串口调试工
<panda> 在 2024-10-10 上传 | 大小：403456 | 下载：0

[VHDL编程] count

说明：本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。 该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr ip
<panda> 在 2024-10-10 上传 | 大小：475136 | 下载：0

[VHDL编程] up_counter_8

说明：Code for 8bit up counter in Verilog
<zsan> 在 2024-10-10 上传 | 大小：43008 | 下载：0

[VHDL编程] Rising_edge_detect

说明：Rise edge detect code in Verilog
<zsan> 在 2024-10-10 上传 | 大小：117760 | 下载：0

[VHDL编程] decoder_38

说明：FPGA实验，基于VHDL语言的一个38译码器，实测效果非常好，请各位多多指教-FPGA experiment, based on the VHDL language a decoder 38, actual effect is very good, please advice
<张鹏飞> 在 2024-10-10 上传 | 大小：115712 | 下载：0

[VHDL编程] dig_watch

说明：fpga实验，基于VHDL语言的数字跑表设计，其中包含有存储模块。-Fpga experiment, the digital stopwatch designed based on VHDL language, which contains a storage module.
<张鹏飞> 在 2024-10-10 上传 | 大小：3205120 | 下载：0

[VHDL编程] led_river

说明：FPGA实验，基于VHDL语言的流水灯程序设计，采用分模块设计思路。下载到板子上测试通过。-FPGA experiment, water lamp program design based on VHDL language, using modular design train of thought.Downloaded to the board on the test pass.
<张鹏飞> 在 2024-10-10 上传 | 大小：198656 | 下载：0

[VHDL编程] miaobiao

说明：FPGA课程实验，基于xinlix实验平台的秒表程序实现，下载到实验板上，测试通过。-FPGA experiment, the experiment platform based on xinlix stopwatch program implementation, download to experiment, the test pass.
<张鹏飞> 在 2024-10-10 上传 | 大小：159744 | 下载：0

[VHDL编程] shumaguan

说明：FPGA课程实验代码，基于xinlix实验开发平台的数码管显示学号完整程序，下载到实验板，测试通过。-FPGA experiment courses code, based on xinlix experimental platform of digital tube display full program student id, download to experiment board, the test pass.
<张鹏飞> 在 2024-10-10 上传 | 大小：189440 | 下载：0

[VHDL编程] bresenham_algorithm

说明：This a project which contains a verilog code for Bresenham algorithm for linear interpolation, the code is tested using isim simulator.
<shahbaaz> 在 2024-10-10 上传 | 大小：11577344 | 下载：0

[VHDL编程] QAM

说明：16QAM调制 基于vivado环境下16QAM调制 -16QAM modulation
<张会彬> 在 2024-10-10 上传 | 大小：5821440 | 下载：0