[VHDL编程] RT-DATA

说明：61580 1553b rt 芯片驱动程序 地址-61580 1553b rt address
<ye> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] dds

说明：FPGA产生dds正弦信号,基于quartus-FPGA generate dds sine signal, based on quartus
<谢松伯> 在 2025-04-17 上传 | 大小：2.89mb | 下载：0

[VHDL编程] pid-controller-report

说明：The Laplace transform is an integral transform perhaps second only to the Fourier transform in its utility in solving physical problems. The Laplace transform is particularly useful in solving linear ordinary differentia
<Maddy> 在 2025-04-17 上传 | 大小：806kb | 下载：0

[VHDL编程] STM32ra8875

说明：通过ARM控制基于RA8875的触摸屏-Through the ARM control based on the RA8875 touch screen. . . . . . . . . .
<lerning dog> 在 2025-04-17 上传 | 大小：859kb | 下载：0

[VHDL编程] eda

说明：eda语言学习代码，基础内容辅导与设计，学习eda必备，有效缩短学习时间-eda language learning code, basic content and design counseling, learning eda necessary, shorten the learning time
<guo> 在 2025-04-17 上传 | 大小：1.42mb | 下载：0

[VHDL编程] Dpsk

说明：DPSK数字psk设计，matlab仿真设计，fpga实现-DPSK digital psk design, matlab simulation design, fpga realization
<吢呈> 在 2025-04-17 上传 | 大小：5.99mb | 下载：0

[VHDL编程] RAM

说明：用verilog实现了IP核的使用，例化了一个RAM，用来进行读写操作，另外还编写了斐波那契数列来进行测试。-Using verilog to achieve the use of IP core, the instantiation of a RAM, used to read and write operations, in addition to the preparation of the Fibonacci sequence
<east> 在 2025-04-17 上传 | 大小：3kb | 下载：0

[VHDL编程] count

说明：用Vrilog实现了一个计数器，并用七段数码管进行显示，运用了时分复用，代码简单明了，适合基础学习。-Using Verilog to achieve a counter, the code is simple and clear, suitable for basic learning.
<east> 在 2025-04-17 上传 | 大小：3kb | 下载：0

[VHDL编程] FSM

说明：这是一个有限状态机的设计，并且用来测试一个学列，七段数码管输出检测序列的值，有限状态机用三段式编写。- This is a finite state machine design, and used to test a school, seven-segment digital output detection sequence value, the finite state machine with three-stage pre
<east> 在 2025-04-17 上传 | 大小：2kb | 下载：0

[VHDL编程] register

说明：用Verilog实现了一个基本寄存器，并且用仿真和led灯来显示了读写数据。-Using Verilog to achieve a basic register, and led lights and simulation to show the read and write data.
<east> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] code_lagrange_interpolation

说明：使用verilog实现拉格朗日插值，很有使用价值，有需要的可以参考一下-Use verilog to achieve Lagrange interpolation, very useful value, there is a need to refer to
<华天> 在 2025-04-17 上传 | 大小：8kb | 下载：0

[VHDL编程] Adder and Counter VHDL

说明：Source code of a full adder and a counter VHDL.
<hameye> 在 2017-04-15 上传 | 大小：178byte | 下载：0