[VHDL编程] eda

说明：eda语言学习代码，基础内容辅导与设计，学习eda必备，有效缩短学习时间-eda language learning code, basic content and design counseling, learning eda necessary, shorten the learning time
<guo> 在 2024-11-14 上传 | 大小：1.42mb | 下载：0

[VHDL编程] Dpsk

说明：DPSK数字psk设计，matlab仿真设计，fpga实现-DPSK digital psk design, matlab simulation design, fpga realization
<吢呈> 在 2024-11-14 上传 | 大小：5.99mb | 下载：0

[VHDL编程] RAM

说明：用verilog实现了IP核的使用，例化了一个RAM，用来进行读写操作，另外还编写了斐波那契数列来进行测试。-Using verilog to achieve the use of IP core, the instantiation of a RAM, used to read and write operations, in addition to the preparation of the Fibonacci sequence
<east> 在 2024-11-14 上传 | 大小：3kb | 下载：0

[VHDL编程] count

说明：用Vrilog实现了一个计数器，并用七段数码管进行显示，运用了时分复用，代码简单明了，适合基础学习。-Using Verilog to achieve a counter, the code is simple and clear, suitable for basic learning.
<east> 在 2024-11-14 上传 | 大小：3kb | 下载：0

[VHDL编程] FSM

说明：这是一个有限状态机的设计，并且用来测试一个学列，七段数码管输出检测序列的值，有限状态机用三段式编写。- This is a finite state machine design, and used to test a school, seven-segment digital output detection sequence value, the finite state machine with three-stage pre
<east> 在 2024-11-14 上传 | 大小：2kb | 下载：0

[VHDL编程] register

说明：用Verilog实现了一个基本寄存器，并且用仿真和led灯来显示了读写数据。-Using Verilog to achieve a basic register, and led lights and simulation to show the read and write data.
<east> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] code_lagrange_interpolation

说明：使用verilog实现拉格朗日插值，很有使用价值，有需要的可以参考一下-Use verilog to achieve Lagrange interpolation, very useful value, there is a need to refer to
<华天> 在 2024-11-14 上传 | 大小：8kb | 下载：0

[VHDL编程] 1602verilog

说明：采用Verilog语言完成了1602液晶屏的驱动显示-Using Verilog language to complete the 1602 LCD screen driver display
<shangying> 在 2024-11-14 上传 | 大小：6.72mb | 下载：0

[VHDL编程] Frequce

说明：能测量频率，并且能测占空比10 90 ，还能产生1M 占空比10 的脉冲波- 能测量频率，并且能测占空比10 90 ，还能产生1M 占空比10 的脉冲波 Can measure the frequency, and can measure the duty cycle 10 90 , but also can produce the 1M duty cycle 10 of the pulse wave
<Moeiy> 在 2024-11-14 上传 | 大小：3.54mb | 下载：0

[VHDL编程] ExperimentoCap9

说明：Question cpa 9 of the an book in portuguese
<Thiago Amaral> 在 2024-11-14 上传 | 大小：17kb | 下载：0

[VHDL编程] Adder and Counter VHDL

说明：Source code of a full adder and a counter VHDL.
<hameye> 在 2017-04-15 上传 | 大小：178byte | 下载：0

[VHDL编程] show1234in01

说明：基于quartus软件上的多位数码管，可用于显示1234.-Based on the number of digital quartus software can be used to display 1234.
<wu> 在 2024-11-14 上传 | 大小：353kb | 下载：0