[VHDL编程] clock

说明：basys2 四位数码管计时器 0 到999.9秒-basys2 four digital timer 0 to 999.9 seconds
<刘奇彧> 在 2025-04-24 上传 | 大小：238kb | 下载：0

[VHDL编程] micro_complet

说明：this is descr iption of microprocessor 8 bits in vhdl. enjoy
<jean> 在 2025-04-24 上传 | 大小：53kb | 下载：0

[VHDL编程] fifo_srl_uni

说明：asynchronous fifo in vhdl
<spydeeps> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] AntiLog2

说明：fasto algorithm for inverse logarithm in verilog
<spydeeps> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] src

说明：heap sorter algorithm in VHDL
<spydeeps> 在 2025-04-24 上传 | 大小：13kb | 下载：0

[VHDL编程] RTL

说明：PWM controller in VHDL
<spydeeps> 在 2025-04-24 上传 | 大小：4kb | 下载：0

[VHDL编程] src

说明：IQ correction module in VHDL
<spydeeps> 在 2025-04-24 上传 | 大小：9kb | 下载：0

[VHDL编程] tb_axi4

说明：介绍如何使用vivado来调用和封装IP核，测试AXI4总线的三种功能协议。-It describes how to use vivado to call and package IP core test three functions AXI4 bus protocol.
<岑家俊> 在 2025-04-24 上传 | 大小：139kb | 下载：0

[VHDL编程] PULSE_CDC

说明：Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to OUT clock -Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to
<dimaz88> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] hostreg_make

说明：Verilog register creator based on text file input.
<dimaz88> 在 2025-04-24 上传 | 大小：4kb | 下载：0

[VHDL编程] CIC_interpolator_wer1

说明：CIC interpolation filter which DOESNT WORK-CIC interpolation filter which DOESNT WORK!!
<chujec> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGAbasedprogramable-PROWER

说明：本设计提出了一个基于FPGA的程控稳压电源的方案。通过按键向FPGA输入信号，FPGA得到“十位”和“各位”计数脉冲信号，通过计数器模块计数，内部计数器的信号一路送给外部显示电路来显示当前的电压值，另一路经过D/A转换器（DAC0832）输出模拟量，再经过运算放大器隔离放大，控制输出功率管的基极，随着功率管基极电压的变化而输出不同的电压，同时实现双路输出。实际测试结果表明，本系统具有易调节，高可靠性，操作方便，电压稳定度高，其输出电压采
<南宫崔浩> 在 2025-04-24 上传 | 大小：1.2mb | 下载：0