[VHDL编程] edge

说明：基于NIOS的硬件中断例程，该程序通过一个外部按键来验证一下中断凼数癿处理过程。所用的软件为quartus和nios。主要分为硬件开发及软件开发两部分。-Based on NIOS hardware interrupt routine, the program by an external button to verify that the interrupt number Taipa 癿 process. The software u
<周燕> 在 2024-11-18 上传 | 大小：17.99mb | 下载：0

[VHDL编程] USB_save

说明：这是基于FPGA的USB通讯程序。通过在quartus中建立SOPC，建立PIO口，并在NIOS中写驱动和寄存器等，实现USB通信。经检验，该程序通信正常。-This is FPGA-based USB communication program. By establishing the quartus in SOPC, establish PIO mouth and NIOS to write drivers and register
<周燕> 在 2024-11-18 上传 | 大小：18.1mb | 下载：0

[VHDL编程] 8b10b

说明：8b10b编解码代码，可以实现8b10b的编码及解码-8b10bencode deccode
<zucezuanyong> 在 2024-11-18 上传 | 大小：4kb | 下载：0

[VHDL编程] caideng8

说明：计能让一排灯（8只）自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式： ◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。 彩灯变化方向有单向移动,双向移动,跳跃移动等。 ◆ 随机变化。变化花样相同，但节拍及花样的转换都随机出现。 -Total make a row of lights (8) to automatical
<黎铖> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] elevator_fpga

说明：使用FPGA模拟的三层电梯，可以实现模拟开关门、上下行操作，通过LED灯显示电梯所在层数以及上下行状态-elevator fpga
<qpudn96> 在 2024-11-18 上传 | 大小：3.77mb | 下载：0

[VHDL编程] keyboard

说明：使用VHDL语言编写的可编程电子琴，可以实现演奏模式和回放模式-Using VHDL language programmable keyboard, can play mode and playback mode
<summer> 在 2024-11-18 上传 | 大小：176kb | 下载：0

[VHDL编程] VHDLkechengsheji

说明：VHDL的音乐播放器课程设计，相关代码和设计思路步骤都有，方便学习，参考。-VHDL music player curriculum design, the code and design steps, easy learning and reference.
<景生> 在 2024-11-18 上传 | 大小：73kb | 下载：0

[VHDL编程] xuliejiancejisuanqikongzhiqi

说明：VHDL序列检测器，计算器，控制器编码以及实现方法。-VHDL sequential detector, calculator, controller and its implementation method.
<景生> 在 2024-11-18 上传 | 大小：50kb | 下载：0

[VHDL编程] RISC-CPU

说明：精简指令集 16位流水线CPU 可实现硬件模拟-16-bit pipelined RISC CPU hardware emulation can be achieved
<kk> 在 2024-11-18 上传 | 大小：3.42mb | 下载：0

[VHDL编程] Project

说明：这是一个关于cache的verilog代码，有icache和dcache的实现-a verilog code about the cache including i cache and dcache
<linxinyi> 在 2024-11-18 上传 | 大小：1.03mb | 下载：0

[VHDL编程] original-1-by-16-bit-multiplier

说明：原码一位乘16位乘法器 用VerilogHDL语言实现-Original code A by 16-bit multiplier VerilogHDL language used to achieve
<李博华> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] HWL_ASYNC_FIFO_DRAM_BA

说明：asynchronous fifo based on distributed RAM. xilinx fpga. VErilog language.
<D> 在 2024-11-18 上传 | 大小：2kb | 下载：0