[VHDL编程] Input_filter

说明：Module for filtering input digital signal
<Sergey> 在 2024-10-16 上传 | 大小：1024 | 下载：0

[VHDL编程] spi_3_wire_master

说明：Module SPI 3 wire master
<Sergey> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] 2_03_addder8

说明：学习xilinx的简单模块程序，熟悉xilinx开发平台ise-xilinx demo code
<钱学文> 在 2024-10-16 上传 | 大小：333824 | 下载：0

[VHDL编程] 7_06_FifoSim

说明：学习使用xilinx的简单例程，熟悉ise平台-xilinx demo code
<钱学文> 在 2024-10-16 上传 | 大小：93184 | 下载：0

[VHDL编程] 7_07_DCMSim

说明：学习使用xilinx的简单例程，熟悉ise平台。DCM 仿真。-xilinx demo code
<钱学文> 在 2024-10-16 上传 | 大小：1432576 | 下载：0

[VHDL编程] DIVIDER

说明：M进制计数器 verilog code for divider-verilog code for divider verilog code for dividerverilog code for divider
<HP> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] nrf

说明：基于fpga的无线传输nrfl24l01代码，这是发送和接收的代码，注意改下芯片的型号和引脚-nrf24l01 and fpga
<王崎> 在 2024-10-16 上传 | 大小：5895168 | 下载：0

[VHDL编程] shuzizhonganjian

说明：设计一个数字钟，本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并能进行时和分的调整。-Design a digital clock, this design requires a 12 or 24 hexadecimal hexadecimal have the hours, minutes, seconds, chronograph function digital clock, and can be adjust
<bian> 在 2024-10-16 上传 | 大小：665600 | 下载：0

[VHDL编程] ma_slice_temp

说明：verilog code temp h-verilog code temp hahahah
<Ethanhao> 在 2024-10-16 上传 | 大小：1024 | 下载：0

[VHDL编程] lab4

说明：用VHDL以实现键盘输入的电路，包括测试文件-to realize keyboard funtion
<wjt> 在 2024-10-16 上传 | 大小：419840 | 下载：0

[VHDL编程] meimei

说明：电子时钟，可以显示时间，年月日，运动秒表，闹铃-Electronic clock that can display time, date, sports stopwatch, alarm
<krist> 在 2024-10-16 上传 | 大小：2223104 | 下载：0

[VHDL编程] final-project

说明：final project- design processor
<duyphan> 在 2024-10-16 上传 | 大小：2048 | 下载：0