[VHDL编程] usb_host-usb-fpga

说明：基于FPGA的Verilog语言设计的USB程序，适合初学者-Verilog language based on the FPGA design of USB application, suitable for beginners
<xiaofei> 在 2024-11-20 上传 | 大小：27kb | 下载：0

[VHDL编程] vgatest

说明：VGA的verilog实现，适合初学者理解其行同步和场同步的基本原理-VGA' s verilog realization, suitable for beginners to understand the basic principles of its horizontal sync and vertical sync
<陈谋奇> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu_1

说明：用verilog设计五级CPU的框架，需要自己另行补充指令，可作为学生作业和训练内容-Five CPU with verilog design fr a mework, needs its own separate supplemental instruction can be used as student assignments and training content
<陈谋奇> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4

说明：四位加法器的三种实现方法，包括行为级描述、行波进位加法器、超前进位加法器-Three of four adder implementations, including behavioral descr iptions, ripple carry adder, look-ahead adder
<陈谋奇> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] counterbasedDPWM

说明：计数器方式的DPWM，有点简单，1本人是初学者，希望见谅，有更好的一定及时上传-DPWM Counter mode, a little simple, I am a beginner, I hope will forgive me, surely there is a better and timely uploads
<D.Clark> 在 2024-11-20 上传 | 大小：364kb | 下载：0

[VHDL编程] transport-light

说明：提供利用FPGA设计一个简单交通灯的方法。提供原码以及逻辑图的文件-transport light
<桃桃> 在 2024-11-20 上传 | 大小：172kb | 下载：0

[VHDL编程] TEST

说明：这是一段VHDL代码，用于对FPGA开发环境的熟悉。-This is a VHDL .
<Johnny Song> 在 2024-11-20 上传 | 大小：6kb | 下载：0

[VHDL编程] ROM_test

说明：测试ROM的例子用Verilog写的，里面有测试文件，测试通过完全可用！-Examples of test ROM data
<苏春荣> 在 2024-11-20 上传 | 大小：166kb | 下载：0

[VHDL编程] clk_div_N

说明：程序可以实现时钟的任意偶数分频，使用Verilog语言编写。在quartus ii中得到验证并进行了仿真-Program can be any even divided clock using Verilog language. Been verified in quartus ii and simulation
<李亮> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] water_lamp

说明：一个基于verilog的流水灯程序，一共有8个灯，到达边沿后自动返回，约束文件对应的是BASYS2的看法版-A water lamp procedures, based on verilog,
<王志强> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] LED

说明：FPGA驱动LED灯循环，代码简单，适合初学者，内有Modsim文件可直接进行仿真-FPGA-driven LED lights cycle, the code is simple, suitable for beginners, there Modsim files can be directly simulated
<唐有利> 在 2024-11-20 上传 | 大小：54kb | 下载：0

[VHDL编程] VHDL

说明：先设计序列发生器产生序列：1011010001101010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。-First design sequence generator sequence: 1011010001101010 redesign sequence detector to detect sequence generator sequen
<yinyu> 在 2024-11-20 上传 | 大小：574kb | 下载：0