[VHDL编程] ModelSim-Settings

说明：设置ModelSim仿真步骤,运用Quartus II 13.0 (32-bit) University Program VWF 波形文件编程功能后，使用ModelSim-Altera进行仿真。-Set ModelSim simulation steps, using Quartus II 13.0 (32-bit) University Program VWF programming function waveform file, u
<yuantielei> 在 2025-01-19 上传 | 大小：377kb | 下载：0

[VHDL编程] Middlefilter

说明：基于FPGA的中指滤波器，使用verilog语言实现，仿真结果正常。-FPGA-based middle filter using verilog language, simulation results properly.
<luotian> 在 2025-01-19 上传 | 大小：68kb | 下载：0

[VHDL编程] clock

说明：数字时钟 LCD1602显示 可以校时。 编译环境QUARTUS II 7.2 -Digital clock LCD1602 display can be corrected. Compilation environment QUARTUS II 7.2
<zjh> 在 2025-01-19 上传 | 大小：2.06mb | 下载：0

[VHDL编程] LCD1602-DRIVER(vhdl)

说明：LCD602的驱动器模块源代码 可直接使用 编译环境QUARTUS II 7.2-LCD602 drive module source code Can be used directly Compilation environment QUARTUS II 7.2
<zjh> 在 2025-01-19 上传 | 大小：331kb | 下载：0

[VHDL编程] Experiment-of-FPGA_DE2

说明：fpga开发板DE2的实验讲义，讲解的很详细，可作为入门的学习讲义。-Experiment of FPGA_DE2
<范萍> 在 2025-01-19 上传 | 大小：1.29mb | 下载：0

[VHDL编程] sp605_BRD_rdf0033_13.3_c

说明：SP605调试SFP代码 605的板卡上的芯片是否有ES的尾缀，如果有，请使用CES的。- SP605 SFP test code
<genghelong> 在 2025-01-19 上传 | 大小：5.62mb | 下载：0

[VHDL编程] ahb_slave_ssrw

说明：通过AHB总线简单访问register/RAM 的verilog 子模块 ssrw stands for simple single read write.- submodule used for simple configuration register/RAM accesses ssrw stands for simple single read write.
<genghelong> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog-Digital-control

说明：Verilog HDL数字控制系统设计实-冼进-源代码-4469-Verilog HDL digital control system design implementation- Xian Jin- source code-4469
<genghelong> 在 2025-01-19 上传 | 大小：11.25mb | 下载：0

[VHDL编程] 12jinzhijianfajishuqi

说明：同步12进制减法计数器，实现简单的12进制减法计数。-Synchronous binary down counter 12, a simple subtraction of 12 hexadecimal counting.
<欧阳青> 在 2025-01-19 上传 | 大小：190kb | 下载：0

[VHDL编程] steppermotor

说明：步进电机驱动程序 使用verilog语言，简单易学 留作参考-Stepper motor driver using the Verilog language, easy to learn for reference
<陈更胜> 在 2025-01-19 上传 | 大小：425kb | 下载：0

[VHDL编程] ADDA_4CE15

说明：fpga程序 adda样例 可用于控制adda芯片，verilog-The FPGA program of ADDA sample can be used to control ADDA chip, verilog
<陈更胜> 在 2025-01-19 上传 | 大小：8.29mb | 下载：0

[VHDL编程] fast-crc.tar

说明：crc-16-code for check redundancy code fast in 16 bit- in parallel and serial architecture-crc-16-code for check redundancy code fast in 16 bit- in parallel and serial architecture
<fghj> 在 2025-01-19 上传 | 大小：4.55mb | 下载：0