[VHDL编程] con_addr_32

说明：因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so
<Peter> 在 2025-01-25 上传 | 大小：2kb | 下载：0

[VHDL编程] PipelineCPU

说明：设计一个32位流水线MIPS微处理器，具体要求如下： 1. 至少运行下列MIPS32指令。 ①算术运算指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 ②逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 ③移位指令：SLL、SLLV、SRL、SRLV、SRA。 ④条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。
<Peter> 在 2025-01-25 上传 | 大小：12kb | 下载：0

[VHDL编程] Cordic_matlab

说明：实现自然对数运算的cordic算法的matlab浮点仿真，以及针对FPGA硬件平台的定点仿真测试-Achieve natural logarithm of cordic algorithm matlab floating point emulation, and FPGA hardware platform for fixed-point simulation testing
<dutiao> 在 2025-01-25 上传 | 大小：2kb | 下载：0

[VHDL编程] adc_vga

说明：基于spartan-3an 的 am-radio 可以收到6个不同频道-am radio based on spartan-3an could achieve 6 different channels, also provides vga
<BilleJoe> 在 2025-01-25 上传 | 大小：2.16mb | 下载：0

[VHDL编程] crc32

说明：循环冗余校验码，CRC32算法的Verilog代码-Cyclic redundancy check code, CRC32 algorithm Verilog code
<陈飞> 在 2025-01-25 上传 | 大小：1kb | 下载：0

[VHDL编程] ADS7816

说明：verilog ADS7816采集程序，-ADS7816 verilog
<小王> 在 2025-01-25 上传 | 大小：1.27mb | 下载：0

[VHDL编程] PMP

说明：verilog 写的microchip MCU PMP通信程序，包括读写函数-verilog microchip mcu pmp
<小王> 在 2025-01-25 上传 | 大小：365kb | 下载：0

[VHDL编程] 18B20

说明：verilog 写的18b20温度采集程序，并通过串品模块送出-verilog 18b20 uart ise
<小王> 在 2025-01-25 上传 | 大小：706kb | 下载：0

[VHDL编程] 8253

说明：altera设计的芯片8253的仿真代码，全工程-8253 altera chip design of the simulation code, the whole works
<maogang> 在 2025-01-25 上传 | 大小：514kb | 下载：0

[VHDL编程] clock

说明：digital clock, altera
<micky> 在 2025-01-25 上传 | 大小：1.55mb | 下载：0

[VHDL编程] vendingmachinesource

说明：vendigmachine vhdl 5files component
<micky> 在 2025-01-25 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL-vanding

说明：dotmatrix and beep sound use the code
<micky> 在 2025-01-25 上传 | 大小：4.34mb | 下载：0