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[VHDL编程] shuzhizhong
说明：实现时钟显示,各个模块代码都有，对提高VHDL有帮助-Achieve clock display, each module has a code, help to improve the VHDL<蒋礼根> 在 2025-02-02 上传 | 大小：174kb | 下载：0
[VHDL编程] VLSI-Project-Median-filer
说明：FPGA和ASIC实现的图像中值滤波模块，各模块的仿真结果以及MATLAB,Modelsim联合仿真。这是中科大超大规模集成电路设计优化的final project。附有最终版的report和presention。-FPGA and ASIC implementation of image filtering modules, each module of the simulation results and MATLAB, Model<刘星宇> 在 2025-02-02 上传 | 大小：14.11mb | 下载：0
[VHDL编程] a_vhdl_can_controller_latest.tar
说明：CAN 总线的IP核，采用VHDL语言编写。适用各类FPGA-CAN bus IP core, using VHDL language. Apply to the various FPGA<xuyanwu> 在 2025-02-02 上传 | 大小：40kb | 下载：0
[VHDL编程] i2c_reg
说明：用verilog实现的一个从机的I2C通信模块，测试通过可用，已经在项目用的了！-Using verilog achieve a slave I2C communication module, the test is available, has been used in the project!<linhanxiong> 在 2025-02-02 上传 | 大小：3kb | 下载：0
[VHDL编程] Timing_Constraints_and_Optimization
说明：SYSNOSYS公司给的关于数字后端时序分析的资料，对于学习数字设计有非常大的帮助，讲得非常全面-SYSNOSYS company gives back timing analysis on digital information, for learning digital design has a very big help, speak very comprehensive<linhanxiong> 在 2025-02-02 上传 | 大小：1.97mb | 下载：0
[VHDL编程] Timing
说明：国外关于时序设计的一本非常好的书，写得非常详细，包括时序的分析的原理-Abroad on timing design of a very good book, written in great detail, including the principle of timing analysis, etc.<linhanxiong> 在 2025-02-02 上传 | 大小：5.28mb | 下载：0
[VHDL编程] usrp-fpga-mirror
说明：usrp1的FPGA源代码，需要的可以研究研究-usrp1 of the FPGA source code, need to be studies<wangpoba> 在 2025-02-02 上传 | 大小：19.21mb | 下载：0
[VHDL编程] VHDL-and-Verilog
说明：verilog和vhdl语言相互转化，有算法和源代码，对学FPGA的同学有帮助-verilog and vhdl language into each other, there are algorithms and source code, help students learn FPGA<朱孔> 在 2025-02-02 上传 | 大小：8.03mb | 下载：0
[VHDL编程] DataSignal
说明：实现并行数据串行传输与接收，最后输出并行数据，中间有偶检验位，有报警位，接收方对接收的数据进行偶校验，无误后接收，有问题则报警。-Parallel serial data transmission and reception, the final output parallel data, the middle even parity bit, alarm bit, the receiver for receiving data eve<张晓溪> 在 2025-02-02 上传 | 大小：339kb | 下载：0